实验二硬件描述语言(VerilogHDL)软件基本使用方法重点剖析.pptVIP

EDA课程 实验二 硬件描述语言（Verilog HDL)软件介绍与基本使用 ⑴ Verilog简介 Verilog语言是1983年由GDA（Gateway Design Automation）公司的Phil Moorby首创的，之后Moorby又设计了Verilog-XL仿真器，Verilog-XL仿真器大获成功，也使得Verilog语言得到推广使用。 1989年，Cadence收购了GDA，1990年，Cadence公开发表了Verilog HDL，并成立了OVI组织专门负责Verilog HDL的发展。 Verilog于1995年成为IEEE标准，称为IEEE Standard 1364-1995（Verilog-1995） IEEE“1364-2001”标准（Verilog-2001）也获得通过，多数综合器、仿真器都已支持Verilog-2001标准 ⑵Verilog语言的特点 既适于可综合的电路设计，也可胜任电路与系统的仿真。 能在多个层次上对所设计的系统加以描述，从开关级、门级、寄存器传输级（RTL）到行为级，都可以胜任，同时语言不对设计规模施加任何限制。 灵活多样的电路描述风格，可进行行为描述，也可进行结构描述；支持混合建模，在一个设计中各个模块可以在不同的设计层次上建模和描述。 Verilog的行为描述语句，如条件语句、赋值语句和循环语句等，类似于软件高级语言，便于学习和使用。 内置各种基本逻辑门，便于进行门级结构描述；内置各种开关级元件，可进行开关级的建模。 易学易用，功能强，可满足各个层次设计人员的需要。 ⑶、Verilog模块的结构 （ 例如“数字选择”电路） ⑷Verilog模块的结构特点 Verilog程序是由若干模块构成的。每个模块的内容都嵌在module和endmodule两个关键字之间；每个模块实现特定的逻辑功能。 每个模块首先要进行端口定义，并说明输入和输出口（input、output或inout），然后对模块的功能进行定义。 Verilog程序书写格式自由，一行可以写几个语句，一个语句也可以分多行写，。 除了endmodule等少数语句外，每个语句的最后必须有分号。 可用 /*……*/ 和 //……对Verilog程序作注释。 Verilog程序书写区分大小写，关键字必须小写。 ⑸Verilog 模块的模板 module 顶层模块名 (输入输出端口列表); output 输出端口列表; //输出端口声明 input 输入端口列表; //输入端口声明 /*定义数据，信号的类型，函数声明*/ reg 信号名； //逻辑功能定义 assign 结果信号名=表达式； //使用assign语句定义逻辑功能 //用always块描述逻辑功能 always @ (敏感信号表达式) begin //过程赋值 //if-else，case语句 //while，repeat，for循环语句 //task，function调用 end //调用其它模块 调用模块名module_name 例化模块名 (端口列表port_list ); //门元件例化 门元件关键字 例化门元件名 (端口列表port_list); endmodule 实验报告作业 通过Verilog HDL软件设计一位二进制全加器。给出设计过程，并仿真验证。 补充内容 计数器模块设计 * EDA课组 一、实验目的： 1、了解Verilog HDL软件特点； 2、学习Verilog HDL软件设计数字系统基本方法； 二、实验内容 1、 Verilog HDL软件功能介绍。 2、 设计几种简单数字电路系统。 1、 Verilog HDL软件功能介绍。 module sel(a,b,s,y); /* 模块名为sel，端口列表a，b，s ，y */ input a,b,s; //模块的输入端口为a，b，s output y; //模块的输出端口为y reg y; //定义信号的数据类型 always@(a,b,s) begin //逻辑功能描述 if(s) y=b; else y=a; end endmodule 2、 Verilog设计过程（以数字选择器为例） ⑴建立工程 点击file→new project wizard,新建工程目录和工程文件sel，得如图所示。 Next后进入工程文件选择，输入新文件sel，必须注意该文件名必须与将要编辑的程序模块名相同。 以后的过程就如实验一一样进行