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《EDA技术》 课程设计报告 题 目： FPGA数字时钟设计 班 级： 12电信本2 学 号： 1203010211 姓 名： 高翔 同组人员： 汤吉鑫 王正提 指导教师： 杨祖芳 2015年 5月1日 目 录 1 设计任务 1 2 总体设计方案 1 2.1 设计思路 1 2.2 总体设计框图 1 3 单元电路设计 1 3.1 秒计数器模块设计与实现 1 3.2 分计数器模块设计与实现 3 3.3 时计数器模块设计与实现 4 3.4 校准模块 5 3.5 BCD七段显示译码器 5 3.6 3-8线译码器模块设计与实现 6 3.7 分频器的设计与实现 7 3.8 去抖模块 7 3.9 动态扫描数码显示器 8 3.10 顶层原理设计图 8 4 硬件测试与结果分析 9 4.1 硬件测试 9 4.2 测试过程及结果分析 9 5 收获与体会 10 参考书目 10 附录 11 1 设计任务 设计并实现具有一定功能的数字钟。包括清零、置数、计数、报时等功能。 （1）具有时、分、秒计数显示功能，且以24小时循环计时。 （2）具有清零的功能，且能够对计时系统的小时、分钟进行调整。 （3）具有整点报时功能。 2 总体设计方案 2.1 设计思路 本设计采用层次化设计方式，先设计数字时钟的底层器件：秒计数器、分计数器、时计数器、bcd七段显示译码器、3-8译码器、分频器、动态扫描数码显示器。顶层采用原理图设计方式，将所设计的底层器件连接起来构成一个具有计时和调时功能的数字时钟。 2.2 总体设计框图 图2-2 设计框图 3 单元电路设计 3.1 秒计数器模块设计与实现 计时模块使用的时钟信号为为可以看为个位为为。当的到，下一秒向十位进将个位重新归零并计数当十位为为，计器下一秒向分计器进同时将秒计器、十位归零。可以，下一秒将显示开始计数向分为进计时模块中扫描到有按键按下时，直接分计器进但不影响秒计器的正常计数是否按下的时钟速度要极快，否则可能无法扫描到有按下计时块可以看为个位为为。接收到来自秒计时器的信号是，其个位自动进当的到，下一秒向十位进将个位重新归零并计数当十位为为，计器下一秒向器进同时将计器个位、十位均归零。计时模块中扫描到有的按键按下时，直接计器进但不影响计器的正常计数可以看为、十位构成当时计时器接收到来自分计时器的脉冲信号，自动加当再接收到一个脉冲信号并重新开始计数。共阴极扫描数码管的片选驱动信号和位选产生的数码管的扫描信号时钟数据的数码管扫描信号通过-8译码器转换成信号时钟显示则是通过译码模块转变为数字显示。计数模块钱加上去模块上就一个倒数计数器，主要目的是为了避免按键按键的抖动效应使按键输入信号产生不必要的抖动，造成重复统计按键次数错误的结果，只需将按键输入信号作为计数器的输入，使计数器按键时，输入信号为‘0’足够长的一次使无动，而计数器开始倒数计数，自然课将输入信号在短时间内变为‘0’情况滤掉。 3-8-1 去抖模块图 3.9 动态扫描数码显示器 每个周期只选通一位数据。在周期1显示第一个数码，周期2显示第二个数码…在扫描4个阶段后，又重新按顺序循环。如果扫描的速度足够快，人感觉到就好像4个数码管同时显示。） 4位扫描数码显示器共有四组BCD码、4位输入线、8根8段译码输出线和4根位选通线。扫描工作中，先从四组BCD数据中选出一组，通过BCD/七段译码器译码后输出。与此同时，3/8 译码器产生位选通信号，则在此瞬间，显示器再改为显示要输出的数码。然后再选出下一组数据译码后输出，位选通信号则相应下移一位，将下一数码选通输出。 利用这个原理，利用VHDL语言编写实现6位动态数码的程序，可以将其分为两个模块：一个模块用来译码，一个模块是计数器（状态机）输出；编译成功后在实验箱上试验其功能的正确性。 3-9-1 波形仿真图 3.10 顶层原理设计图 将分频器、秒计数器、分计数器、时计数器、译码器、3-8线译码器按照要求连接起来就组成了整个数字时钟的原理图，如图所示。 3-10-1 顶层原理图 4 硬件测试与结果分析 4.1 硬件测试： 测试方式：clk选用clk1。KS[0]控制调分，KS[1]控制调时。数码管数码管8、7用作小时显示，高位是小时的十位，低位是小时的个位。数码管5、4用作分钟显示，高位是分钟的十位，低位是