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VHDL语言基础-条件信号赋值语句 条件信号赋值语句是并发描述语句，它可以根据不同 条件将多个不同的表达式其中的一个值带入信号量，条件 信号赋值语句的描述的格式为: name = expression when condition else expression when condition else ……… expression; 其中：name表示目标信号，express表示对目标信号的赋 值过程，condition表示不同的选择条件。 VHDL语言基础-条件信号赋值语句 【例3-55】用条件信号赋值语句描述四选一电路 entity mux4 is port(i0, i1, i2, i3 : in std_logic; sel : in std_logic_vector(1 downto 0); q : out std_logic); end mux4; architecture rtl of mux4 is begin q=i0 when sel = “00”