第三讲_verilog的基本语法.ppt

第三章 verilog的基本语法;3.1数据类型及其常量及变量; 0、低、伪、逻辑低、地、VSS、负插入 ;数据类型;一、常量;基数表示法（一）;基数表示法（二）;基数表示法（三）;下划线;负数;简单的十进制格式;实数类型;常量的位数;字符串;课堂练习;参数;参数的传递;defparam举例;参数值的模块引用;课堂练习-参数传递;二、变 量;nets（网络连线）;Nets（线网型）;Nets（网络连线,线网类型）;补充：CMOS NOR;补充：CMOS NAND;Nets（网络连线）;补充知识:连续赋制值语句;连续赋值的目标类型;连续赋值语句举例;数据流描述方式;寄存器（register）类型变量;reg型;寄存器阵列 ;存储器 memory型变 量;其他类型变量;输入端口（input）可以由寄存器（reg）或线网(wire)连接驱动，但它本身只能驱动网络连接。 输出端口 (output)可以由寄存器或线网连接驱动，但它本身只能驱动线网连接。 输入/输出端口(inout)只可以由线网连接驱动，但它本身只能驱动线网连接。 如果信号变量是在过程块 (initial块 或 always块)中被赋值的，必须把它声明为寄存器类型变量 ;module top; wire y; reg a, b; DUT u1(y,a,b); initial begin a = 0; b = 0; #10 a =1; …. end endmodule ; 在过程块（always initial）中对变量赋值时，忘了把它定义为寄存器 类型（reg）或已把它定义为连接类型了（wire） 把实例的输出连接出去时，把它定义为寄存器类型 把模块的输入信号定义为寄存器类型。 这是经常犯的三个错误！！！;3.2运算符及表达式;3.2 运算符（操作符）及表达式;按所带操作数的个数分类;3.2.1算术运算符;课堂练习;3.2.2按位运算符;3.2.2.1按位非运算符;3.2.2.2按位与运算符;3.2.2.3按位或运算符;3.2.2.4按位异或运算符;3.2.2.5按位异或非运算符;按位操作符举例;3.2.3逻辑运算符;逻辑与运算举例;课堂练习;3.2.4关系运算符;关系运算符语法;3.2.5相等关系运算符;相等关系运算举例;关系及相等关系运算符练习;3.2.6 缩减（归约）运算符;缩减（归约）运算符练习;3.2.7 移位运算符;3.2.8 条件运算符;条件运算符举例;3.3.8 连接和复制操作;复制运算符;运算符的优先级;3.2.10关键词;作业练习题;习题解答;3.3数据流建模;一、连续赋制值语句;数据流的模型化;连续赋值的目标类型;连续赋值语句举例;对应的电路连接关系;赋值给向量线网的拼接;数据流描述方式;用数据流描述对2 - 4解码器电路的建模;参考答案;课堂练习题;某同学的解答;正确解答;二、线网说明赋值;隐式线网;数据流建模课堂练习;数据流建模参考答案;三、时延说明;时延;为什么会有延时？;CMOS NAND;CMOS NOR;MOSFET的结构 ;MOS电容;静态CMOS的开关模型;关于时延探讨;三类时延值;带时延的译码器建模;结果波形;3.4.3 线网时延;线网时延举例;课后作业;3.4 门级结构建模;3.4 门级结构建模;3.4.1内置的基本门;门级结构建模语法;3.4.2 多输入门;多输入门语法举例;多输入门的真值表(一);多输入门的真值表(二);多输入门的真值表(三);3.4.3 多输出门;多输出门语法举例;3.4.4 三态门;三态门的真值表;门级结构建模例题;;课堂练习;参考答案;3.4.5其他门级模型;上拉、下拉电阻;MOS开关;rnmos、rpmos、驱动强度;双向开关;3.4.6 门的延时;门时延定义个数;门时延举例;矢量线网用于门结构描述;门级结构建模例题;门级结构建模练习题;参考解答;作业题;M3-CLA;3.5行为建模;3.5 行为建模;过程性赋值（过程结构）;initial 过程结构语句;initial 的时序控制;initial语句举例;initial 语句举例;Initial 语句练习;always语句;always语句举例;always用法举例;两类语句在同一模块的使用;3.5.2 行为建模中的时序控制;时延控制;课堂练习;参考答案;事件控制(消息控制);正沿和负沿代表的意义;边沿触发事件控制举例;两个边沿触发事件控制举例;电平敏感事件控制;行为建模举例;3.5.3 语句块;顺序语句块;并行语句块;并行语句块举例;混合使用顺序块和并行块;运行图示;课堂练习;混合建模RTL代码举例(1);混合建模RTL代码举例(2);混合建模RTL代码举例(3);混合建模RTL代码举例(4);作业;3.6 过