可编程器件进阶设计解释.pptVIP

一个寄存器在时钟边沿取样一个数据信号可以形象地比喻成往一个小丘上抛球，如图1 所示。这个小丘的每一侧代表一个稳态——信号翻转后的新旧数据值——小丘的顶部代表亚稳态，球可能会平衡在这儿，但在实际中它会慢慢地滑向(falls slightly)一侧。球落的离丘顶部越远，它就越快地到达在底部达到稳态。 当一个寄存器的数据输入违反了建立和保持时间，这类似于球落在了丘的顶部。如果球落在丘顶部附近，球将花费很长时间去到达底部，这将增大从时钟到输出的延迟并超过定义的Tco。 降低亚稳态的危害 同步寄存器 当一个信号在无关的电路或不同的时钟域之间传输，在新时钟域内使用这个信号之前必须进行同步。在新时钟域里的第一个寄存器的作用就是一个同步寄存器。 FIFO 使用支持异步读写的FIFO，可以显著降低亚稳态的危害 时钟管理 时钟就是数字逻辑的脉搏，几乎所有的信号都需要依靠时钟来向前传递。 时钟偏斜（skew） 指示中分配系统中到达各个时钟末端（触发器时钟输入端）的时钟相位不一致的现象。其成因包括两个：1.时钟源之间的偏差。2.时钟分配网络的偏斜。时钟偏斜永远存在的，当它达到一定程度时，就会严重影响设计的时序。 时钟抖动（jitter） 指时钟边沿的输出位置和理想情况存在的误差。包括确定抖动和随机抖动。确定抖动通常较大，并且可以追踪特定的来源，如信号噪声、串扰、电源系统。随机抖动一般是由环境因素造成，如热干扰和辐射。抖动时永远存在的，当抖动大到一定程度，会影响设计。 尽量使用器件内部的专用时钟网络分配时钟，可以获得最小的时钟偏斜和抖动，以及最大的驱动能力。 PD LPF VCO FEEDBACK PLL DLL 输出时钟是VCO产生的 输出时钟是输入时钟的延迟 VCO输出有一定范围 输出范围宽 可以滤除高频抖动 会引入固有抖动 模拟电路，电源敏感 数字电路，对电源不敏感 延迟单元 门控 分配器 FEEDBACK 时间余量 同步电路的速度是指同步时钟的速度。同步时钟愈快，电路处理数据的时间间隔越短，电路在单位时间处理的数据量就愈大。在高速设计中，必须重点考虑时间余量问题。 Tco是触发器时钟到数据输出的延时 Tdelay是组合逻辑的延时 Tsetup是触发器的建立时间 假设数据已经被时钟的上升沿打入D触发器，那么数据到达第一个触发器的Q端需要Tco，再经过组合逻辑的延时Tdelay到达的第二个触发器的D端，要想时钟能在第二个触发器再次被稳定的锁入触发器，则时钟的延迟不能晚于Tco+Tdelay+Tsetup，（我们可以回顾一下前面讲过的建立和保持时间的概念，就可以理解为什么公式最后要加上一个Tdelay） 由以上分析可知：最小时钟周期：T=Tco+Tdelay+Tsetup ? 最快时钟频率 F= 1/T。PLD开发软件也正是通过这个公式来计算系统运行速度Fmax。 由于Tco、Tsetup是由具体的器件和工艺决定的，我们设计电路时只可以改变Tdelay。所以缩短触发器间组合逻辑的延时是提高同步电路速度的关键。由于一般同步电路都不止一级锁存，而要使电路稳定工作，时钟周期必须满足最大延时要求，缩短最长延时路径，才可提高电路的工作频率。 我们可以将较大的组合逻辑分解为较小的几块，中间插入触发器，这样可以提高电路的工作频率。这也是所谓“流水线”（pipelining）技术的基本原理。 同时应当考虑，时钟频率受制于较大的组合逻辑的延时，通过适当的方法平均分配组合逻辑，可以避免在两个触发器之间出现过大的延时，消除速度瓶颈。 复位设计 器件内部寄存器的值在器件上电之前是不确定的，只有通过复位才能置为初值。 if(rst=0) then 赋初值 elsif(clkevent and clk=1) then 功能语句 end if； 1 2 3 4 others 降低PLD/FPGA功耗的设计 功耗包含两个因素：动态功耗和静态功耗。动态功耗是指对器件内的容性负载充放电所需的功耗。它很大程度上取决于频率、电压和负载。这三个变量中的每个变量均在您的某种控制之下。 动态功耗 = 电容×电压2×频率 静态功耗是指由器件中所有晶体管的泄漏电流（源极到漏极以及栅极泄漏，常常集中为静止电流）引起的功耗，以及任何其他恒定功耗需求之和。泄漏电流很大程度上取决于结温和晶体管尺寸。 恒定功耗需求包括因终接（如上拉电阻）而造成的电流泄漏。没有多少措施可以采用来影响泄漏，但恒定功耗可以得到控制。 恰当的元件 并不是所有元件都具有相同的静止功耗。根据普遍规则，器件工艺技术尺寸越小，泄漏功耗越大。但并不是所有工艺技术都一样。例如，对于 90 nm 技术来说，Virtex-4 器件与其他 90 nm FPGA 技术之间在静止功耗方面存在显著