实验四 4位十进制频率计设计研讨.pptVIP

实验四四位十进制频率计设计 一. 实验目的 综合原理图和VHDL输入设计法； 设计4位十进制频率计，学习较复杂的数字系统设计方法。 二. 实验原理 四位频率计的工作过程： 分析：（以CLKK为基准信号进行研究） 在CLKK信号的第一个0.5秒内，RST_CNT=‘1’，CNT_EN=‘0’，LOAD=‘1’，即十进制加法计数器进行异步清零； 在接下来的1.0秒内，RST_CNT=‘0’，CNT_EN=‘1’，LOAD=‘0’，即十进制加法计数器进行十进制加法计数，而加法计数是由CLK(待测信号FIN)的上升沿触发，即待测信号FIN频率表示CLK的上升沿数目，也正代表了十进制加法计数器在1.0秒之内的计数值； 在接下来的0.5秒内，RST_CNT=‘0’，CNT_EN=‘0’，LOAD=‘1’，即十进制加法计数器停止计数，并将计数值锁存至“REG4B”中，进行数码管显示。 三. 实验内容 实验内容1： 完成测频控制器的VHDL设计，在MAX+PlusII上对其进行编辑、编译、时序仿真，并且进行元件封装入库。 实验内容2： 完成4位锁存器的VHDL设计，在MAX+PlusII上对其进行编辑、编译、时序仿真，并且进行元件封装入库。 实验内容3： 完成四位频率计的顶层文件编辑，并给出其测频时序波形，最后进行引脚锁定以及硬件下载。 提示： 测频控制器—— 仿真时间设