第三章 - 双极型集成电路的工艺与版图设计.ppt

第三章 双极型集成电路的工艺与版图设计 § 3.1 双极型IC的隔离技术 3.1.1 pn结隔离技术 3.1.2 等平面隔离技术 § 3.2 双极型晶体管制造工艺 3.2.1 泡发射极工艺 3.2.2 等平面II工艺 § 3.3 集成npn管的版图设计 3.3.1 集成npn管电极配置 3.3.2 典型的晶体管版图图形 § 3.4 双极IC中的集成二极管 3.4.1 集成二极管的构成方式 3.4.2 集成二极管的剖面示意图 § 3.5 横向pnp、纵向pnp晶体管的结构与特点 3.5.1 横向pnp晶体管 3.5.2 纵向pnp管（衬底pnp晶体管） § 3.6 双极型IC对材料、工艺的要求 § 3.7 双极工艺版图设计的一般规则 § 3.8 微电子集成电路的可测性设计 本章重点 1、双极集成电路的寄生效应 2、TTL、S/LSTTL、AS/ALSTTL、ECL电路的电路结构，工作原理和特点的分析与比较。 § 3.1 双极型IC的隔离技术 3.1.1 pn结隔离技术 对通隔离技术 3.1.2 等平面隔离技术 § 3.2 双极型晶体管制造工艺 3.2.1 泡发射极工艺 3.2.2 第二代等平面工艺 § 3.3 集成npn管的版图设计 3.3.1 集成npn管电极配置 3.3.2 典型的晶体管版图图形 § 3.4 双极型IC中的集成二极管 3.4.1 集成二极管的构成方式 3.4.2 集成二极管的剖面示意图 § 3.5 横向pnp、纵向pnp晶体管的结构与特点 3.5.1 横向pnp晶体管 3.5.2 纵向pnp管(衬底pnp晶体管) §3.6 双极型IC对材料、工艺的要求 见教材第1-5页。 § 3.7 双极工艺版图设计的一般规则 见教材第355-357页。 § 3.8 微电子集成电路的可测性设计 见教材第404-405页。 *王向展 集成电路原理与设计 目的是使做在不同隔离区的元件实现电隔离。 为降低集电极串联电阻rCS，在P型衬底与n型外延之间加一道n+埋层，提供IC的低阻通路。 集电极接触区加磷穿透扩散（应在基区扩散之前进行） 可采用对通隔离技术 图3.1 IC的结构 (a) 半导体IC (b) 混合IC (c) 等效电路 在n+埋层扩散后，先进行p+浓硼下隔离扩散，去除氧化层后，生长n型外延，然后在进行p+浓硼上隔离扩散的同时，做纵向pnp管的发射区扩散，这样可缩短扩散时间，使横向扩散尺寸大为降低，节省了芯片面积。 图3.2 对通隔离技术示意图 利用Si的局部氧化LOCOS工艺实现pn结 – 介质混合隔离技术，有利于缩小管芯面积和减小寄生电容。 图3.3 等平面隔离工艺制成的晶体管剖面图和版图 图3.4 双极晶体管制造工艺演变 (a) 平面工艺 (b) 泡发射极工艺 (c) 等平面工艺 (d) 第二代等平面工艺 在发射区扩散后，用1%的HF酸“泡”（漂洗）出发射区扩散窗口（包括发射极接触孔），此窗口即为E极接触孔，晶体管尺寸减小，进而CBC、CBE?，可与浅结工艺配合制出高速、高集成度的IC。但由于Al在Si中的“渗透”较强，易造成EB结短路，因此需采用新的多层金属化系统。 发射极工艺的原理 利用1%HF酸对PSG的腐蚀速度5nm/s，而对SiO2的为0.125nm/s，1分钟可将300nm的PSG漂尽，而SiO2只去掉7.5nm，因此E极窗口被“泡”出后，周围的SiO2腐蚀很少。 在等平面I工艺的基础上，将发射极与介质隔离墙相接，使得器件尺寸和寄生电容??，这主要是因为在掩模版和硅片上刻制长而窄的矩形比刻一个宽度相同但短的矩形容易得多。所以，等平面II工艺的发射区比等平面I的小，其CBE也小。其集电区面积比泡发射极工艺小70%以上，比第一代等平面工艺小40%以上。 图3.5 集成npn管电极配置实例 图3.6 典型晶体管图形 (a) 双基极条管 (b) П 型集电极管(c) Γ 型集电极管 ? 双基极条图形 是IC中常用的一种图形，允许通过更大的电流，其面积比单基极条稍大，所以特征频率稍低；但基极电阻为单基极条的一半，其最高振荡频率比单基极条的高。 ? ?型和?型集电极图形 增大了集电极面积，其主要特点是集电极串联电阻小，饱和压降低，可通过较大的电流，一般作输出管。 ? 双极型功率管的版图