digital cymometer.docVIP

AAAAAAAA 简易数字频率计 摘 要 简易数字频率计利用复杂可编程逻辑器件FPGA,VHDL编程将所有功能模块集成在一块芯片上。功能模块包括时基脉冲发生器、、4部分。设计时先分别设计各功能模块，并调试得到正确仿真结果，然后将各个功能模块组合起来。最后作整体仿真、.1Hz—9999MHz，精度可达0.1Hz。 关键字：数字频率计 FPGA VHDL Abstract The digital cymometer utilize CPLD (complex programmable logic device) integrate several functional modules onto one single chip by programming with VHDL. The five functional modules are timebase generator , counter, data flip-latch and display circuit. First design the functional module and get the expected simulation results, then ensemble them into one. After that the final simulation and download was done and the product can be made. Due to the use of digital hardware designing,the stability and reliability are far more higher compared to those singlechip or anolog implemented system. The digital cymometer could achieve the expected requirement. The measurement range from 0.1Hz to 9999MHz , with the accuracy up to 0.1Hz. Keywords: Digital symometer FPGA VHDL 最后修改：September 23, 2007 目 录 第一章 总体设计方案---------------------------------------------------3 第二章 功能模块设计---------------------------------------------------3 2.1时基脉冲发生器的设计与制作 -----------------------------3 2.2计数器设计与制作 --------------------------------------6 2.3数据锁存器设计与制作 -----------------------------------7 2.4显示译码器设计与制作 ----------------------------------8 软件设计--------------------------------------------------------9 系统测试--------------------------------------------------------9 总结-------------------------------------------------------------10 参考文献-------------------------------------------------------10 附录-------------------------------------------------------------11 一、 总体设计方案： 将系统分解为时基脉冲发生器，计数器，数据锁存器，显示译码器功能模块。时基脉冲发生器产生的脉冲送到计数器的使能端CLKK，高电平时有效，计数器在使能后开始计时，直到脉冲变为低电平，停止计数，所计到的数值送入数据锁存器，再送显示译码器去驱动LED显示器。总体结构框图如图1.1所示。 方案一：采用数字逻辑电路制作，用IC拼凑焊接实现。其特点是直接用现成的IC组合而成，简单方便，但由于使用的器件较多，连线复杂，体积大，功耗大，焊点和线路较多将使成品稳定度与精确度大打折扣。 方案二：采用可编程逻辑器件（CPLD）制作，利用EDA软件编程，下载烧制实