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实验四 四位加法器的设计 实验目的 掌握VHDL程序设计流程。 实验内容 设计四位加法器，并在数码管上显示计算结果。 实验仪器 ZY11EDA13BE型实验箱通用编程模块，配置模块，开关按键模块，数码显示模块。 并口延长线，JTAG延长线。 安装MAX+PLUSII 10.2软件的PC机。 实验原理 用VHDL编辑四位加法器程序，用拨码开关输入，加数、被加数、进位，用数码管显示计算结果和，用发光二极管显示进位。 实验步骤： 步骤1：输入VHDL程序，编译，仿真，锁定引脚并下载到目标芯片。 步骤2：验证设计结果。 实验报告 1、列出VHDL源程序。 思考题 怎样实现8位加法器？ 对于数码管显示，如何实现循环显示不同数字？ library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity add8 is port a,b:in std_logic_vector 3 downto 0 ; a0,b0,c0,c1:in std_logic; output:out std_logic_vector 6 downto 0 ; c2:out std_logic ; end add8; architecture art of add8 is signal e:std_logic_vector 4 downto 0 ; begin process a,b,c begin e a+b+c1; c2 e 4 ; case e 3 downto 0 is when 0000 output 1111110; when 0001 output 0110000; when 0010 output 1101101; when 0011 output 1111001; when 0100 output 0110011; when 0101 output 1011011; when 0110 output 1011111; when 0111 output 1110000; when 1000 output 1111111; when 1001 output 1111011; when 1010 output 1110111; when 1011 output 0011111; when 1100 output 0001101; when 1101 output 0111101; when 1110 output 1001111; when 1111 output 1000111; when others output 0000000; end case; a0 1; b0 1; c0 1; end process; end art; entity scan_led is port clk : in std_logic; sele : out std_logic_vector 1 downto 0 ; time1,time2 : out std_logic_vector 2 downto 0 ; end; architecture a of scan_led is signal a : std_logic_vector 1 downto 0 : 00; begin pro1:process clk begin if clkevent and clk 1 then a a+1; end if; end process pro1; pro2:process a begin case a is when 00 time1 111;time2 001; when 01 time1 110;time2 010; when 10 time1 101;time2 100; when 11 time1 011;time2 110; when others null; end case; sele a; end process pro2; end a;