《数字电子技术基础教学课件》3.6 组合逻辑电路的分析和设计.pptVIP

3.6 加法器和比较器 上页 下页 后退 模拟电子 一位比较器逻辑图 2. 四位数值比较器功能描述 A0 A1 A2 A3 B0 B1 B2 B3 YA B YA B YA B 其中，A3~ A 0、B3~ B 0是相比较的两组4位二进制数的输入端，YA B、YA B、YA B是比较结果输出端。 1 功能框图 A0 A1 A2 A3 B0 B1 B2 B3 YA B YA B YA B 2 工作原理 a. 若A3 B3，则A B，FA B 1; 若A3 B3， 则A B, FA B 1。 b. 当A3 B3时，若A2 B2,则FA B 1；若A2 B2，则FA B 1。 c.当A3 B3 ，A2 B2时，再比较A1, B1。 ……依次类推，直到最低位。 A0 A1 A2 A3 B0 B1 B2 B3 YA B YA B YA B 3 输出逻辑表达式 A0 A1 A2 A3 B0 B1 B2 B3 YA B YA B YA B 3. ４位数值比较器CC14585 1 CC14585的符号 10 7 2 15 11 9 1 14 4 6 5 A0 A1 A2 A3 IA B B0 B1 B2 B3 CC14585 IA B IA B YA B YA B 12 3 13 ⑶ IA B、IA B、IA B是级联输入端 A3~ A 0、B3~ B 0是输入端 YA B、YA B、YA B是输出端 2 CC14585的功能表 3 比较器输出逻辑表达式 比较器内部电路决定的优先级： IA B最高，IA B次之，IA B最低。 若只比较两个4位二进制数，可令扩展端IA B 0，IA B IA B 1。 A3A2A1A0 B3B2B1B0 IA BIA B IA B YA B YA BIA B IA B YA B YA BIA B IA B YA B YA B YA B YA B 1 电路的连接方式称为级联方式，显然级数越多，比较速度越慢。 b. 也可将8对输入端中任意两对Ai、Bi和Aj、Bj闲置不用。 若比较两个6位数的大小： a. 可将A7、A6、B7、B6全接高电平或低电平 数字电子技术基础 上页 下页 返回 3.6.1 加法器 数字运算是数字系统基本的功能之一，加法器 adder 是执行算术运算的重要逻辑部件，在数字系统和计算机中，二进制数的加、减、乘、除等运算都可以转换为若干步加法运算。 1.半加器 两个一位二进制数A和B相加，不考虑低位进位的加法器称为半加器 Half Adder，简称HA 。 1 半加器功能框图 2 半加器真值表 0 0 1 0 1 0 0 1 0 0 0 1 1 0 1 1 S C A B 3 半加器逻辑表达式 4 半加器逻辑图 5 半加器符号图 S C A B CO 2. 全加器 两个一位二进制数Ai和Bi相加，考虑到相邻低位的进位Ci-1的加法器称为全加器 Full Adder，简称FA 。 1 全加器框图 2 全加器真值表 3 全加器逻辑表达式 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Si C i Ai Bi C i-1 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Si C i Ai Bi C i-1 4 全加器逻辑图 5 全加器符号图 Si Ci Ai Bi CO Ci-1 CI 3. 多位二进制加法 1 串行进位 将n个全加器级联实现两个n位二进制数相加电路 A B CO CI S A B CO CI S A B CO CI S A B CO CI S S0 A0 B0 S1 A1 B1 Sn-2 An-2 Bn-2 Sn-1 An-1 Bn-1 Cn-1 … … 串行进位加法器的特点： A B CO CI S A B CO CI S A B CO CI S A B CO CI S S0 A0 B0 S1 A1 B1 Sn-2 An-2 Bn-2 Sn-1 An-1 Bn-1 Cn-1 … … 高位相加的结果只有等到低位进位产生后才能建立起来。 这种结构的电路称为串行进位加法器或行波加法器。 缺点是运算速度慢,优点是结构简单。 2 超前进位加法器 采用超前进位技