Verilog HDL数字设计教程(贺敬凯)第3章.ppt

3.1 建模方法引例 　　第一步：理解题意。 　　设a、b、c分别代表3个人，同意用1表示，不同意用0表示，y代表表决结果，1表示通过，0表示不通过。 　　根据题意有，当a、b、c三个中有2个为1，或者3个均为1时，y为1，否则y为0。 　　第二步：根据题意，列真值表，如表3-1所示。 　　第三步：根据真值表，列输出方程： 　　　　y = abc + abc + abc + abc 　　第四步：化简方程，可以采用代数化简法或者卡诺图化简法(见图3-1)。 　　化简后的方程为：y = ab + bc?+?ca。 　　第五步：根据化简后的方程画出电路图，如图3-2所示。 　　至此解题完毕。 　　以上五步，我们均可以采用Verilog HDL语言进行数字电路建模，建模过程见例3-2至例3-6。 　　【例3-2】 对应于步骤一的Verilog建模。 module decision_1(a,b,c,y); input a,b,c; output reg y; always @(a,b,c) if((ab==1)|(bc==1)|(ca==1)|(abc==1)) y=1; else y=0; endmodule 使用Quartus Ⅱ软件综合的结果如图3-3所示。 【例3-3】 对应于步骤二的Verilog建模。 module decision_2(a,b,c,y); input a,b,c; output reg y; always @(a,b,c) case({a,b,c}) 3b000: y=0; 3b001: y=0; 3b010: y=0; 　　　　　　3b011: y=1; 3b100: y=0; 3b101: y=1; 3b110: y=1; 3b111: y=1; endcase endmodule 　　使用Quartus Ⅱ软件综合的结果如图3-4所示。 　　【例3-4】 对应于步骤三的Verilog建模。 　　module decision_3(a,b,c,y); 　　input a,b,c; 　　output y; 　　assign y=(~abc)|(a~bc)|(ab~c)|(abc); 　　endmodule 使用Quartus Ⅱ软件综合的结果如图3-5所示。 　　【例3-5】 对应于步骤四的Verilog建模。 　　module decision_4(a,b,c,y); 　　input a,b,c; 　　output y; 　　assign y=(ab)|(bc)|(ca); 　　endmodule 使用Quartus Ⅱ软件综合的结果如图3-2所示。 　　【例3-6】 对应于步骤五的Verilog建模。 　　　　module decision_5(a,b,c,y); 　　　　input a,b,c; 　　　　output y; 　　　　//assign y=(ab)+(bc)+(ca); 　　　　//assign y=ab+bc; 　　　　and (ab,a,b),　　 　　　　　 (bc,b,c), 　　　　　 (ca,c,a); 　　　　or (y,ab,bc,ca); 　　　　endmodule 　　使用Quartus Ⅱ软件综合的结果如图3-2所示。 　　以上五步对应着不同的建模方法，但其功能仿真波形都是相同的，如图3-6所示。 　　从仿真波形可以看出，以上五种不同的建模方法均实现了判决功能，都是问题的解决方法。 　　对例3-2至例3-6的说明： 　　(1) 各种建模方法得出的电路图不尽相同，但最终的仿真结果完全相同，也就是说，最终的电路实现不同，但功能却相同。 　　(2) 例3-2和例3-3采用了行为建模方式建模，用到了always语句；例3-4和例3-5采用了数据流建模方式建模，用到了assign语句；例3-6采用了门级建模方式建模，调用了门级原语。这三种建模方式是Verilog HDL最主要的建模方式。在一个模块中，可以采用以上三种建模方式的一种建模，也可以采用多种方式混合建模。本章后续内容还要对上述三种建模方式展开讨论。 　　(3) 例3-2用到了条件语句if，例3-3用到多路分支语句case，这些语句只能用在always语句中，也就是只能用在行为建模中；assign语句是数据流建模的标志；模块调用类似于门级原语调用，均归属结构化建模。 　　(4) 从以上例子也可以看出，从门级建模到数据流建模再到行为建模，建模抽象程度越来越高，距离电路的具体实现越来越远，但是也越来越接近人类解决问题的思维。 3.2 结构化形式建模 　　在Verilog HDL中可使用如下方式描述结构： 　　(1) 开关级原语(在晶体管级)——开