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实验三基于QuartusII的硬件描述语言电路设计
实验三 基于Quartus II的硬件描述语言电路设计
实验要求
（1）学习并掌握硬件描述语言（VHDL或Verilog HDL）；
熟悉门电路的逻辑功能，并用硬件描述语言实现门电路的设计。参考“参考内容1”中给出的与门源程序，编写一个异或门逻辑电路。
用Quartus II波形仿真验证；下载到DE0开发板验证。
（2）熟悉中规模器件译码器的逻辑功能，用硬件描述语言。实现其设计。参考“参考内容2”中给出的将8421BCD码转换成0-9的七段码译码器源程序，编写一个将二进制码转换成0-F的七段码译码器。
用Quartus II波形仿真验证；下载到DE0开发板，利用开发板上的数码管验证。
（3）LIBRARY?IEEE; USE?IEEE.STD_LOGIC_1164.ALL; ENTITY?exa3_1 IS PORT(A,B:IN?STD_LOGIC; C:OUT?STD_LOGIC); END?exa3_1; ARCHITECTURE?fwm?OF?exa3_1?IS BEGIN C=A?XOR?B; END;
（2）二进制码转换为0-F七段码译码器的VHDL源文件
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY exa3_2 IS
PORT(data_in:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
dis_out:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));
END exa3_2;
ARCHITECTURE fwm OF exa3_2 IS
BEGIN
PROCESS(data_in)
BEGIN
CASE data_in IS
WHEN0000=dis_out=1000000;
WHEN0001=dis_out=1111001;
WHEN0010=dis_out=0100100;
WHEN0011=dis_out=0110000;
WHEN0100=dis_out=0011001;
WHEN0101=dis_out=0010010;
WHEN0110=dis_out=0000010;
WHEN0111=dis_out=1111000;
WHEN1000=dis_out=0000000;
WHEN1001=dis_out=0010000;
WHEN1010=dis_out=0001000;
WHEN1011=dis_out=0000011;
WHEN1100=dis_out=1000110;
WHEN1101=dis_out=0100001;
WHEN1110=dis_out=0000110;
WHEN1111=dis_out=0001110;
END CASE;
END PROCESS;
END fwm;
(3)计数器的VHDL的源代码
LIBRARY?IEEE; USE?IEEE.STD_LOGIC_1164.ALL; USE?IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY?jishuqi_jia?IS PORT(clk,RST:IN?STD_LOGIC; DOUT:OUT?STD_LOGIC_VECTOR(6?DOWNTO?0); COUT:OUT?STD_LOGIC); END?jishuqi_jia; ARCHITECTURE?fwm?OF?jishuqi_jia?IS SIGNAL?Q1:STD_LOGIC_VECTOR(3?DOWNTO?0); --SIGNAL?dis_out:STD_LOGIC_VECTOR(6?DOWNTO?0); SIGNAL?clk1:STD_LOGIC; CONSTANT?m:INTEGER:--1Hz BEGIN PROCESS(clk,clk1,RST) VARIABLE?cout1:INTEGER:=0; BEGIN IF?clkEVENT?AND?clk=1THEN cout1:=cout1+1; IF?cout1=m?THEN?clk1=0; ELSIF?cout1=m*2?THEN?clk1=1; ELSE?cout1:=0; END?IF; END?IF; IF?RST=0THEN?Q1=(OTHERS=0);COUT=0; ELSIF?clk1EVENT?AND?clk1=1?THEN? Q1=Q1+1; COUT=0; IF?Q1=1111?THEN?Q1=(OTHERS=0)
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