同济大学浙江学院VHDL复习精要.doc

一、 填空题 1、试举出两种可编程逻辑器件 CPLD 、 FPGA 。 2、VHDL是否区分大小写？ 不区分 。 3、一段完整的VHDL语言程序通常包含 实体（entity） ， 构造体（architecture）， 和 库（library）声明 3个基本部分。 4、在一个实体的端口方向说明时，输入使用in表示，那么构造体内部不能再使用的输出是用 out 表示；双向端口是用 inout 表示；构造体内部可再次使用的输出是用 buffer 表示； 5、一个构造体可以使用几个子结构，即相对比较独立的几个模块来构成。VHDL语言可以有以下3种形式的子结构描述语句： BLOCK 语句结构； PROCESS 语句结构和SUBPROGRAMS结构。 6、VHDL的客体，或称数据对象包括了常数、 变量variable 和 信号signal 。 7、请列出三个VHDL语言的数据类型，如实数、位等。 整数 ， 位矢量 ， 布尔 。 8、设D0为0, D1为1, D2为1, D3为0, D3 D2 D1 D0的运算结果是 “0110” ，（D3 or D2）’等九值逻辑的数据类型是 std_logic（标准逻辑），表示空操作的数据类型是 NULL 。 19、定义一个信号a，数据类型为4位标准逻辑向量 signal a : std_logic_vector(3 downto 0) 定义一个变量b，数据类型为2位位向量 variable b : bit_vector(1 downto 0) 。 15、将一个信号width定义为一个4位标准逻辑向量为 signal width : std_logic_vector(3 downto 0) 。 16、定义一个变量a，数据类型为4位位向量 variable a : bit_vector(3 downto 0) 。 17、=是 小于等于 关系运算符，又是 赋值运算 操作符。 18、在VHDL的常用对象中， 信号 、 变量 可以被多次赋予不同的值， 常量 只能在定义时赋值。 19、实体的端口模式用来说明数据、信号通过该端口的传输方向，端口模式有 in 、 Out 、 inout 、 buffer 。 20、VHDL语言中std_logic类型取值 ‘Z’ 表示高阻，取值 ‘X’ 表示不确定。 21、整型对象的范围约束通常用 range 关键词，位矢量用 downto/to 关键词。 22、位类型的初始化采用（字符/字符串） 字符 、位矢量用 字符串 。 23、进程必须位于 结构体 内部，变量必须定义于 进程/包/子程序 内部。 24、并置运算符 的功能是 把多个位或位向量合并为一个位向量 。 25、进程执行的机制是敏感信号 发生跳变 。 26、判断CLK信号上升沿到达的语句是 if clk’event and clk = ‘1’ then . 27、 IF 语句各条件间具有不同的优先级。 28、任何时序电路都以 时钟 为驱动信号，时序电路只是在 时钟信号的边沿 到来时， 其状态才发生改变。 29、请分别列举一个常用的库和程序包 library ieee 、 use ieee.std_logic_1164.all 。 30、/=是 不相等 操作符，功能是 在条件判断是判断操作符两端不相等 。 31、赋值语句是（并行/串行） 并行 执行的，if语句是（并行/串行） 串行 执行的。 32、 标准逻辑（std_logic） 是一个具有八值逻辑的数据类型。 33、IF语句根据指定的条件来确定语句执行顺序，共有3种类型： 用于门闩控制的IF语句、用于二选一控制的IF语句、用于多选择控制的IF语句。 二、简答题 1.信号和变量的比较 1）赋值方式的不同： 变量：= 表达式； 信号 = 表达式； 2）硬件实现的功能不同： 信号代表电路单元、功能模块间的互联， 代表实际的硬件连线； 变量代表电路单元内部的操作，代表暂