第7章 基于ED的时序电路设计、综合及验证(7.1-7.5).docVIP

基于EDA的时序电路设计、综合及验证 学习基础： 第3章介绍了时序逻辑电路的基础知识。学习本章前，应先掌握第3章的知识。 第4章介绍了Verilog HDL的基本语法及简单设计的建模方法。 5.5~5.7的综合实例，介绍了EDA工具Libero IDE的使用。本章所有综合和验证均基于Libero IDE环境实现。 阅读指南： 本章讲述内容对应第3章的知识，把相应功能通过Verilog HDL语言进行实现。 本章多处对同一个设计提供了多种设计思路和实现方法，并不是所有都是最优的方法，只是方便对比和学习。读者可根据情况选择合适的方法。 7.4、7.6、7.7中讨论了第3章中没有涉及的理论知识和多个综合例子，这些知识和例子综合性强，较难理解，但却是数字系统实际开发中非常重要和实用的内容，对于想进入数字系统设计实践阶段的读者来说很有实际意义。 锁存器 基本RS锁存器（一） 1．使用Verilog进行描述 module rs_1(R,S,Q,Qn); input R,S; output Q,Qn; // Qn表示，而不是时序电路中的现态。 reg Q; assign Qn=~Q; always @(R or S) // 通过case语句，按真值表方式写出程序逻辑。 case({R,S}) 2b01:Q=1; 2b10:Q=0; 2b11: