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第5章 第5章 第5章 第5章 设计约束5.1 时序约束 5.1.1 时序约束概述 实现工具不会试图去发现获得最佳速度的布局布线，但是实现工具会试图满足你的性能期望，性能期望将通过时序约束来传递。时序约束通过将逻辑彼此间靠得更近使得更短的布线资源被采用从而提高设计性能。时序约束主要包括： 周期约束（FFS到FFS，即触发器到触发器） 偏移约束（IPAD到FFS、FFS到OPAD） 静态路径约束（IPAD到OPAD） 附加约束的基本作用 ⊿提高设计的工作频率 　　通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。 ⊿获得正确的时序分析报告 　　几乎所有的FPGA设计平台都包含静态时序分析工具，利用这类工具可以获得映射或布局布线后的时序分析报告，从而对设计的性能做出评估。静态时序分析工具以约束作为判断时序是否满足设计要求的标准，因此要求设计者正确输入约束，以便静态时序分析工具输出正确的时序分析报告。 ⊿指定FPGA引脚位置与电气标准 　　FPGA的可编程特性使电路板设计加工和FPGA设计可以同时进行，而不必等FPGA引脚位置完全确定，从而节省了系统开发时间。这样，电路板加工完成后，设计者要根据电路板的走线对FPGA加上引脚位置约束，使FPGA与电路板正确连接。另外通过约束还可以指定I/O引脚所支持的接口标准