锁相回路的回路分析 .docVIP

5GHz鎖相迴路設計 專題生: 湯姆克魯斯、om Cruise 指導教授: xxx ( 摘要—隨著科技的進步，產業技術不斷的進步，功耗已成為現今的射頻積體電路(RFIC)主要的設。 關鍵字— 導論 Times New Roman。大小為10，左右對齊。導論內容最好分四個段落撰寫為佳。 Ex. 鎖相迴路(Phase-Locked Loop，PLL)是系統中的電路，其中鎖相的核心電路就是壓控震盪器(Voltage Control Oscillator，VCO)，然而壓控震盪器容易受到環境的影響(如電源電壓變化時的穩定度、環境溫度變化時的穩定度、外界磁場與振動的影響)以及電路本身的雜訊影響，使得振盪訊號在頻譜上發生偏移或是相位雜訊太大，而這些情形將會影響到鎖相迴路無法進行相位鎖定與輸出波形的跳動。 然而在，電壓控制震盪器和除頻器是兩個最具挑戰性的子電路。 原理與架構簡介 鎖相迴路的迴路分析 在相域(phase domain)上PFD可以視為一個減法器，將輸入訊號的相位與除頻器之回饋訊號的相位相減，而充電泵可以視為一個增益及具有依固定增益，VCO可以視為一個具有增益的積分器，根據以上的模型推導，整個所相迴路的線性模型可以被視為如圖一:鎖相迴路方塊圖。 實驗步驟與過程 此次設計主要架構為單模除數的PLL應用在5GHz，以下將依序介紹各個電路架構。 相位頻率偵測器(Phase