数字逻辑复习三案例.pptVIP

* 5.1 结构说明语句 Verilog语言中的任何过程模块都从属于以下四种结构的说明语句。 initial说明语句 (2) always说明语句 (3) task说明语句 (4) function说明语句 * initial和always说明语句在仿真的一开始即开始执行。 initial语句只执行一次。相反，always语句则是不断地重复执行，直到仿真过程结束。 always语句后面跟着的过程块是否运行，则要看它的触发条件是否满足，如满足则运行过程块一次，再次满足再运行一次，直至仿真过程结束。 在一个模块中，使用initial和always语句的次数是不受限制的。 task和function语句可以在程序模块中的一处或多处调用。 * 6.1.1 initial语句 initial语句的格式如下： initial begin 语句1; 语句2; ...... 语句n; end * 例6.1 用initial 块对存储器变量赋初始值 initial begin areg=0; //初始化寄存器areg for(index=0;indexsize;index=index+1) memory[index]=0; //初始化一个memory end * 例6.2 用initial语句来生成激励波形 initial begin inp