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EDA 技术实用教程 第 4 章 VHDL设计初步 习 题 习 题 习 题 习 题 习 题 习 题 * * KX康芯科技 4-1. 画出与下例实体描述对应的原理图符号元件： ENTITY buf3s IS -- 实体1： 三态缓冲器 PORT (input : IN STD_LOGIC ; -- 输入端 enable : IN STD_LOGIC ; -- 使能端 output : OUT STD_LOGIC ) ; -- 输出端 END buf3x ; ENTITY mux21 IS --实体2： 2选1多路选择器 PORT (in0, in1, sel : IN STD_LOGIC; output : OUT STD_LOGIC); KX康芯科技 4-2. 图4-17所示的是4选1多路选择器，试分别用IF_THEN语句和CASE语句的表达方式写出此电路的VHDL程序。 选择控制的信号s1和s0的数据类型为STD_LOGIC_VECTOR； 当s1=0，s0=0；s1=0，s0=1；s1=1，s0=0和s1=1，s0=1分别执行y=a、y=b、y=c、y=d。 图4-17 4选1多路选择器 process(s0,s1,a,b,c,d) begin if s0 = 0 and s1 = 0 then y = a; elsif s0 = 1 and s1 = 0 then y = b; elsif s0 = 0 and s1 = 1 then y = c; else y = d; end if; end process; 选择控制的信号s1和s0的数据类型为STD_LOGIC_VECTOR； 当s1=0，s0=0；s1=0，s0=1；s1=1，s0=0和s1=1，s0=1分别执行y=a、y=b、y=c、y=d。 architecture a of mux41 is signal stmp : std_logic_vector(1 downto 0); begin stmp = s1 s0; process(s0,s1,a,b,c,d) begin case stmp is when 00 = y = a; when 01 = y = b; when 10 = y = c; when others = y = d; end case; end process; end a; 选择控制的信号s1和s0的数据类型为STD_LOGIC_VECTOR； 当s1=0，s0=0；s1=0，s0=1；s1=1，s0=0和s1=1，s0=1分别执行y=a、y=b、y=c、y=d。 KX康芯科技 4-3. 图4-18所示的是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s=0和1时，分别有y=a和y=b。试在一个结构体中用两个进程来表达此电路，每个进程中用CASE语句描述一个2选1多路选择器MUX21A。 图4-18 双2选1多路选择器 library ieee; use ieee.std_logic_1164.all; entity muxk is port(a1,a2,a3:IN std_logic; s0,s1:IN std_logic; outy:OUT std_logic); end muxk; architecture hdlarch of muxk is signal tmp : std_logic; begin process(s0,a2,a3) begin if s0 = 0 then tmp = a2; else tmp = a3; end if; end process; process(s1,a1,tmp) begin if s1 = 0 then outy = a1; else outy = tmp; end if; end process; end hdlarch; KX康芯科技 4-4. 图4-19是一个含有上升沿触发的D触发器的时序电路，试写出此电路的VHDL设计文件。 图4-19 时序电路图 library ieee; use ieee.std_logic_1164.all; entity exen is port ( cl : in std_logic; clk0 : in std_logic; out1 : out std_logic