2016黑龙江大学集成电路软件实训报告.doc

黑龙江大学电子工程学院 实 验 报 告 课程名称： 集成电路设计软件实训 专 业： 集成电路设计与集成系统 班 级： 集成二班 学 号： 学生姓名： 都长鑫 2016年 11月 21 日 考查项目 详细描述 分值 得分 格式 格式是否规范 5 语言描述 实验目的、内容、原理描述是否正确 5 方法步骤 是否了解实验的总体过程及具体步骤 5 设计规范 设计原理、Verilog代码是否符合设计规范 15 数据记录 对实验数据的记录是否客观、详实 10 结果分析 是否符合原理、分析及叙述是否具有一定的逻辑性 10 合计 50 教师签名： 2016年12月 6 日 实验名称：集成电路设计软件实训 一、实验目的： 用verilog语言实现自动售货机。（货物价格为45元） 二、实验所涉及的软件： ModelSim6.5 画图软件 word文档 三、实验内容和原理： 利用verilog语言编写程序，实现利用5元、10元、20元的零钱去购买45元的货物的自动售货机功能。a5代表五元，a10代表10元，a20代表20元，charge为找零，take为取物，sale为售卖。在该试验中用到了，有限状态机的建模，首先定义9个状态，分别为s0,s5,s10,s15,s20,s25,s30,s35,s40,列出所有可能状态后，使用case语句内嵌套if语句的形式，完成此自动售货机的功能。 四、操作方法与实验步骤： 在时钟上升沿输入货币，用状态机记录输入的货币总和，当状态机记录的数据 大于或等于货物的价格，输出货物数量并实现找零，取物，售卖。 编写底层文件实现售货机的功能，再编写测试文件对功能进行检测。 五、实验数据记录和处理： 底层文件： module dudu(clk,reset,a5,a10,a20,charge,sale,take); input a5,a10,a20,clk,reset; output charge,sale,take; reg charge,sale,take; parameter s0=0,s5=1,s10=2,s15=3,s20=4,s25=5,s30=6,s35=7,s40=8; reg [0:3] s_state; always @(posedge clk) if(reset) begin s_state=s0; charge=0; sale=0; take=0; end else begin case (s_state) s0: if(a5)begin s_state=s5;end else if(a10)begin s_state=s10;end else if(a20)begin s_state=s20;end else begin s_state=s0; end s5: if(a5)begin s_state=s10;end else if(a10)begin s_state=s15;end else if(a20)begin s_state=s25;end else begin s_state=s0; end s10: if(a5)begin s_state=s15;end else if(a10)begin s_state=s20;end else if(a20)begin s_state=s30;end else begin s_state=s0; end s15: if(a5)begin s_state=s20;end else if(a10)begin s_state=s25;end else if(a20)begin s_state=s35;end else begin s_state=s0; end s20: if(a5) begin s_state=s25;end else if(a10)begin s_sta