第三章结构功耗..docVIP

第三章 功耗结构设计 本章讨论数字设计的三个主要物理性质之一：功耗。同时，我们也会讨论在FPGA中如何用结构化的方法来对功耗进行优化。 与ASIC器件（Application Specific Integrated Circuits）相比，在具相似处理能力的情况下，FPGA的功耗要大得多，它并不符合低功耗的设计。一部分FPGA厂商的确推出了一些低功耗的CPLD（Complex Programmable Logic Device），但是在器件的尺寸和功能方面都有很多限制，因此有时它们无法满足那些具有大量计算功耗的应用。本节我们将讨论在CPLD和FPGA的设计中，如何实现功耗效率的最大化。 基于CMOS电路中，动态功耗与逻辑门以及金属走线上的寄生电容的充电，放电有关。流经一个电容的电流，可以由下面的等式计算： I = V*C*f 上式中：I表示流过电容的总电流，V表示电容两端的电压，C表示电容，f表示电压的频率。 那么，为了减少电流的消耗，我们必须减少等式右边三个参数。在FPGA设计中，电压一般是固定的，这样就只有改变C和f这两个参数来控制总电流。电容C是直接与在一定时间内开启的逻辑门的数量，以及连接到这些逻辑门的走线长度相关。频率f直接与时钟的频率相关。所有的降功耗技术最终都是以降低这两个参数之一为目标。 在本章的内容中，我们将讨论以下几个主题： 时钟控制对于动态功耗的影响