实验二用PLD现组合逻辑电路.pptVIP

实验二用PLD实现组合逻辑电路 用QUARTUS II软件环境设计、仿真、下载、实验验证逻辑功能 1.3-8译码器 2.BCD-7段译码器 3.用十六进制全加器实现 十进制全加器 CPLD集成单元的內部结构 FPGA/CPLD的制造技术 FPGA/CPLD以CMOS为制作程序 目前共有EPROM、 EEPROM 、FLASH、 SRAM及Anti-Fuse等五种制造技术。 QUARTUS II设计流程 1、建立项目 2、设计输入 3、编译项目 4、仿真项目 5、引脚分配 6、下载 实验报告要求 总结QUARTURS II操作步骤 设计过程及原理电路图 测试结果或仿真波形图 预习 1、用Verilog HDL设计七段译码器 2、用十六进制全加器实现十进制全加器 * * CPLD应用讲授內容 CPLD的简介 EDA 工具－QUARTUS II 快速入门电脑辅助数字电路设计 3-8译码器设计、实现过程 数字逻辑电路设计环境 选择File 双击空白处 选择器件 完成图形输入 双击左键 双击左键 存盘 存盘，再编译 * * *