第232讲VHDL语言的仿真与逻辑综合.pptVIP

第23-2讲 VHDL语言的仿真与逻辑综合 HDL开发流程 仿真 逻辑综合 93版与87版的主要区别 HDL开发流程  用VHDL/VerilogHDL语言开发PLD/FPGA的完整流程为： 1.文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。通常VHDL文件保存为.vhd文件，Verilog文件保存为.v文件 2.功能仿真：将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只在布线完成以后，进行时序仿真） 3.逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式和信号的连接关系。逻辑综合软件会生成.edf（edif）的EDA工业标准文件。 4.布局布线：将.edf文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安放到PLD/FPGA内 5.时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。（也叫后仿真） 6.编程下载：确认仿真无误后，将文件下载到芯片中 1.延时语句 在VHDL语言中存在两种延时类型:惯性延时和传输延时.这两种延时常用于VHDL语言的行为描述方式. 惯性延时 在VHDL语言中,惯性延时是缺省的,即在语句中如果不作特别说明,产生的延时一定是惯性延时. 在惯性模型中,系统或器件输出信号要发生变化必须有一段时间的延时,这段延时时间常称为系统或器件的惯性或称惯性延时. 惯性延时有一个重要的特点,即当一个系统或器件,它的输入信号变化周期小于系统或器件的惯性(或惯性延时)时,其输出将保持不变. 传输延时 在VHDL语言中,传输延时不是缺省的,必须在语句中明确说明.传输延时常用于描述总线延时、连接线的延时及ASIC芯片中的路径延时。 2.仿真 为了验证设计模块是否正确,需对设计模块进行仿真.仿真是利用VHDL语言进行硬件设计的一个必不可少的步骤,它贯穿设计的整个过程. 在硬件系统设计过程中一般要进行3次仿真:行为级仿真、RTL级仿真和门级仿真。 2.1仿真输入信息的产生 仿真信息的产生通常有两种方法:程序直接产生方法和读TEXTIO的方法. 程序直接产生法:是由设计者设计一段VHDL语言程序,由该程序直接产生仿真的输入信息. 读TEXTIO文件产生法:仿真输入数据按定时要求按行存于一个文件中(即TEXTIO文件).在仿真时,根据定时要求按行读出,并赋予相应的输入信号. 2.2仿真⊿ 仿真⊿(即仿真中的⊿延时),能使那些零延时事件得到适当的排队次序,以便在仿真过程中得到一致的结果. 用VHDL语言描述程序来描述系统的硬件,它所描述的仅仅是系统的行为和构造,最终表现为门电路之间的连接关系.因此,在处理中对某些部分先处理,对另外一些部分后处理并不要求有非常严格的顺序关系. 在仿真过程中,仿真次序不一致就会产生不同的仿真结果,为了取得与硬件动作一致的仿真结果,必须引入一个适当的仿真同步机制,使仿真结果和处理次序先后无关.这种仿真同步机制就是 延时同步机制或称仿真 机制. 3.逻辑综合 1、定义 将VHDL语言电子实体的高层次描述转化成低层次的逻辑门电路和网表文件，是文字描述与硬件电路实现的一座桥梁。——VHDL 所谓综合：就是将HDL语言、原理图等设计输入翻译成由与、或、非门和RAM、触发器等基本逻辑单元的逻辑连接(网表)，并根据目标和要求（约束条件）优化所生成的逻辑连接，生成EDF（ EDA工业标准）文件。 2、逻辑综合注意事项 见P234表6.4 3、逻辑综合过程 ① 转化——Translate 将VHDL描述转化为未优化的电路模块 ② 优化——Optimization 优化逻辑得到化简后的门级电路 ③ 映射——Maping 将门级电路映射到工艺库的具体元件得到门级网表。 * * 例:有一个门电路,其惯性延时时间为20ns,当该门电路的输入端a输入一个10ns的脉冲信号时,其输出端b的输出仍维持低电平,没有发生变化. a b a b b=a AFTER 20ns 0 10 20 30 40 50ns 对于惯性时间等于20ns的门电路,为使其实现正常的功能,输入信号的变化周期一定要大于20ns. 惯性延时说明只在行为仿真时有意义,逻辑综合时将被忽略 b=a AFTER 20ns 0 10 20 30 40 50ns a b Library ieee; Use ieee.std_logic_1164.all; Entity sample is