EDA原理及VHDL实现-第9章.ppt

设计实现和时序仿真 何宾 2011.09 设计实现和时序仿真-本章概要 本章首先对建立用户约束文件的方法和设计分区进行 了介绍。 随后，本章对ISE设计流程的实现过程进行了详细的 介绍，其中包括翻译、映射和布局布线的过程。在每个 实现步骤中，介绍了属性参数的设置以及查看时序报告 的方法。 在此基础上，对布局布线后的设计进行了时序仿真， 对设计进行时序仿真分别使用了Modelsim仿真器和ISE 仿真器完成。 设计实现和时序仿真-实现过程概述 在ISE中的实现（Implement）过程，是将综合输出的逻 辑网表翻译成所选器件的底层模块与硬件原语，将设计映 射到器件结构上，进行布局布线，达到在选定器件上实现 设计的目的。 实现过程主要分为3个步骤：翻译（Translate）逻辑网 表，映射（Map）到器件单元与布局布线（Place Route）。 设计实现和时序仿真-实现过程概述 翻译的主要作用是将综合输出的逻辑网表翻译为 Xilinx特定器件的底层结构和硬件原语。 映射的主要作用是将设计映射到具体型号的器件上。 布局布线的主要作用是调用Xilinx布局布线器，根据 用户约束和物理约束，对设计模块进行实际的布局，并根 据设计连接，对布局后的模块进行布线，产生PLD配置文 件。 设计实现和时序仿真-继续前面的设计 前几章仿真设计的秒表系统，包括5个输入：CLK， RESET，LAP_LOAD，MODE和SRTSTP。如果已经通过 原理图或HDL输入创建了工程，并设计输入了源文件和 EDIF网表文件。创建UCF文件的步骤： 1、在Source Tab选项卡中，选择顶层文件stopwatch； 2、选择Project→New Source，选择Implementation Constraints File； 3、输入 stopwatch.ucf 作为文件名，单击Next； 4、在列表中选择stopwatch文件作为UCF的约束对象文 件（UCF一般情况下是对顶层文件的约束），单击Next， 最后单击Finish。 设计实现和时序仿真-设计实现过程 如果从这章开始设计，需要下载Xilinx提供的前面综 合后的设计文件，在ISE中创建一个功能，并且把设计 文件添加到工程中。 1、解压缩文件wtut_edif.zip到空的工作目录下； 2、在Zip文件中包含表9.1所给出的文件 设计实现和时序仿真-设计实现过程 3、打开ISE 在ISim仿真器界面的工作台窗口下的ISim提示 符后面输入ise 在PC机上，选择开始-所有程序-Xilinx ISE Design Suite 11-ISE-Project Navigator。 设计实现和时序仿真-设计实现过程 4、创建一个新的工程，然后添加EDIF网表： 1）选择File-New Project 2）输入EDIF_Flow作为工程名 3）选择EDIF作为top_level SourceType(顶层源文件类型) 4）点击“Next”按钮 5）选择stopwatch.edf作为输入设计文件 6）选择stopwatch.ucf作为约束文件 7）点击“Next”按钮 设计实现和时序仿真-设计实现过程 8）选择下面： --Device Family : Spartan3a --Device : xc3s700a --Speed Grade : -4 --package : fg484 9）其它属性设置为默认值 10）点击“Next”按钮 11）点击“Finish”按钮 12）复制timer_preset.ngc到EDIF_Flow目录中 在Source标签下，选择顶层模块，stopwatch.edf或者 stopwatch.edn，这使设计可以被实现（implement）。 设计实现和时序仿真-设置实现属性参数 实现属性决定了软件映射，布局布线及优化过程。这 一部分介绍如何在设计实现中设置其属性的过程，下面给 出了设置属性的步骤和方法： 1、在Source Tab选项卡中，选择顶层文件stopwatch； 2、在Processes选项卡中，右键单击Implement De