果集成实验vcs实验报告.docVIP

武汉大学电工电子实验教学示范中心 电子信息工程 专业 2014 年 5 月 22 日 实验名称 8位累加器VCS CLI仿真验证(实验三) 指导教师 孙涛 姓名 江燕婷 年级 2011级 学号 2011301200025 成绩 一、预习部分 实验目的（预期成果） 实验基本原理（概要） 主要仪器设备（实验条件，含必要的元器件、工具） 一、实验目的 掌握集成电路计算机设计工具验证仿真工具VCS(Verilog Compiled Simulator)的基本操作命令行命令，从集成电路Verilog 设计到VCS 验证的基本流程；掌握利用命令行来实现对Verilog 设计的调试与分析。 二、实验基本原理 1.VCS 是编译型Verilog 模拟器，它完全支持OVI 标准的cVerilog HDL 语言、PLI 和SDF。VCS 首先会读入Verilg 的源文件，检查语法及语言结构错误，即Compiler；然后结合测试模块，进行时序的仿真，即Simulator；最后根据时序图进行调试，修改源程序，即Debugger。 2.本次实验中需要用到的一些基本命令有 ls- 显示文件名 - 转换目录 ../-退出两层 more- 以分页方式查看文件内容 - 显示当前路径 vcs source_file [complie_time_options] 编译ver