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* VHDL是一种强数据类型语言。任一常量、信号、变量、函数和参数在声明时必须声明类型,使用时必须保持数据类型的一致性。 * VHDL是一种强数据类型语言。任一常量、信号、变量、函数和参数在声明时必须声明类型,使用时必须保持数据类型的一致性。 * 5、数据类型转换 VHDL是一种强类型语言,不同类型的数据 对象必须经过类型转换,才能相互操作。 1)类型转换函数方式 通过调用类型转换函数,使相互操作的数据对 象的类型一致,从而完成相互操作。 library ieee; use ieee.std_logic_1164.all; library dataio; use dataio.std_logic_ops.all; entity cnt4 is port(clk: in std_logic; p: buffer std_logic_vector(3 downto 0); end entity cnt4; architecture behv of cnt4 is begin process(clk) begin if clk’event and clk=‘1’ then p=to_vector(to_integer(p)+1,4); end if; end process; end architecture behv; 2)直接类型转换方式 对相互间非常关联的数据类型(如整型、浮 点型),可进行直接类型转换。格式: 数据类型标识符(表达式) 如:variable a, b : real; variable c, d : integer; …… a:= real(c); d:= integer(b); 四、VHDL中的表达式 表达式:由操作符和操作数构成,完成算术或 逻辑运算。 1、操作符 ? VHDL操作符的分类: ? 逻辑操作符(Logical Operator)、 ? 关系操作符(Relational Operator)、 ? 算术操作符(Arithmetic Operator)、 ? 重载操作符(Overloading Operator) 1)逻辑操作符 6种:and、or、nand、nor、xor、not 要求:操作数类型必须相同。可为如下类型: bit、bit_vector、std_logic、 std_logic_vector、boolean 数组操作数的维数、大小必须相同。 注:当有两个以上的逻辑表达式时,左右没有 优先级差别,必须使用括号,如: x=( a and b )or( not c and d ); 例外:当逻辑表达式中只有“and”、“or”、 “xor”运算符时,可以省略括号。 如: a = b and c and d and e; a = b or c or d or e; a = b xor c xor d xor e; 2)关系操作符 6 种:=、/=、、=、、= 用于相同父类的两个数据对象的比较,返回boolean值。 3)加减操作符 加操作符“+”、减操作符“-”、 串联(并置)操作符“” 利用并置符()将普通操作数或数组组合起来形成新的宽度的数组。 例:“110”“01” 结果为“11001” 例:signal a,d: bit_vector (3 downto 0); signal b,c,g: bit_vector (1 downto 0); signal e: bit_vector(2 downto 0); signal f, h, i : bit; a = not b not c; -- array array d = not e f; -- array element g = h i; -- element element 4) 一元操作符 仅有一个操作数的操作符。 包括:“+”、“-” 5) 乘除操作符 用于整数类型:“*”、“/”、“mod”、“rem” 综合的限制:“/”、“mod”、“rem” 三种操作 符的右操作数必须为 2 的正整
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