第4章 时序逻辑电路.pptVIP

时序电路的分类： 按输出信号： 米利型（Mealy)：电路输出不仅与现态有关，而且还取决于电路当前的输入。 摩尔型(Moore)：电路输出仅决定于电路的现态，与电路当前输入无关 按时钟信号： 同步时序电路：电路中有统一的时钟，触发器同时改变状态 异步时序电路：电路中没有统一的时钟，触发器翻转有先有后。 （5）画逻辑图。根据驱动方程和输出方程，画出该串行数据检测器的逻辑图如图4.62（a）所示。 （6）检查能否自启动。图4.62（b）是图4.62（a）电路的完整状态图，可见，电路能够自启动。 7.5.2* 异步时序逻辑电路的设计方法 由于异步时序电路中各触发器的时钟脉冲不统一。因此设计异步时序逻辑电路的难点就在于为每个触发器选择一个合适的时钟信号，即各触发器的时钟方程。除此之外，异步时序电路的设计方法与同步时序电路基本相同。 【例7.13】试设计一个异步7进制加法计数器 解： （1）根据设计要求，设定7个状态S0～S6。进行状态编码后，列出状态转换表如表4.20所示。表中Y为进位输出变量。7进制计数器应有7个状态，所以无须状态化简。 （2）选择触发器。本例选用下降沿触发的JK触发器。 （3）求各触发器的时钟方程，即为各触发器选择时钟信号。为了选择方便，根据状态转换表画出电路的时序图，如图4.63所示。 触发器选择时钟信号的原则是： ①触发器状态需要翻转时，必须要有有效的时钟信号（本例为下降沿）。 ②触发器状态不需翻转时，“多余的” 时钟信号越少越好。 根据上述原则及图4.63时序，选择： （3）求进位输出方程及各触发器的驱动方程。 画出电路的进位输出方程卡诺图如图4.64所示，次态卡诺图及三个触发器各自的次态卡诺图如图4.65所示，无效状态111作无关项处理。 CP0=CP； CP1=CP； CP2=Q1。 在画卡诺图时，考虑其时钟信号，Q2的为时钟Q1，只有当Q1从1?0时才需确定为0或1，其它均作为无关项处理。 （4）画逻辑图。根据驱动方程和输出方程，画出异步7进制计数器的逻辑图如图4.66所示。 图4.66 【例4.13】逻辑图 （5）检查能否自启动。利用逻辑分析的方法画出电路完整的状态图如图4.67所示。可见，如果电路进入无效状态111时，在CP脉冲作用下可进入有效状态000。所以电路能够自启动。 图4.41（a）为一个由计数器74LS161和译码器74LS138组成的脉冲分配器。74LS161构成模8计数器，输出状态Q2Q1Q0在000~111之间循环变化，通过译码，在译码器输出端分别得到图4.41（b）所示的脉冲序列。 4.4 寄存器和移位寄存器 一．寄存器 寄存器——存储二进制数码的时序电路组件，它具有接收和寄存二进制数码的逻辑功能。 前面介绍的各种集成触发器，就是一种可以存储一位二进制数的寄存器，用n个触发器就可以存储n位二进制数。 ? 4位集成寄存器74LSl75 该电路的数码接收过程为：将需要存储的四位二进制数码送到数据输入端D0～D3，在CP端送一个时钟脉冲，脉冲上升沿作用后，四位数码并行地出现在四个触发器Q端。 图4.42 4位集成寄存器74LSl75 （逻辑图 ） 二．移位寄存器 移位寄存器不但可以寄存数码，而且在移位脉冲作用下，寄存器中的数码可根据需要向左或向右移动1位。移位寄存器也是数字系统和计算机中应用很广泛的基本逻辑部件。 1、4 位单向右移寄存器 图4.43为由D触发器组成的4位右移寄存器。其连接规律为： （i=1,2,…n） 设移位寄存器的初始状态为0000，串行输入数码DI=1101，从高位到低位依次输入。在4个移位脉冲作用后，输入的4位串行数码1101全部存入了寄存器中。电路的状态表如表4.15所示，时序图如图4.44所示。 移位寄存器中的数码可由Q3、Q2、Q1和Q0并行输出，也可从Q3串行输出。串行输出时，要继续输入4个移位脉冲，才能将寄存器中存放的4位数码1101依次输出。 图4.44中第4到第7个CP脉冲及所对应的Q3波形，就是将4位数码1101串行输出的过程。所以，移位寄存器具有串行输入—并行输出和串行输入—串行输出两种工作方式。 2、4位左移寄存器 由D触发器组成的4位左移寄存器如图4.45所示，其连接规律为： （i=0,2,…n-1） 该移位寄存器的工作原理与右移寄存器相同,请同学们自行分析电路的状态表和时序图。 3、双向移位寄存器 将图4.43所示的右移寄存器和图4.45所示的左移寄存器组合起来，并引入一控制端S便构成既可左移又可右移的双向移位寄存器，其驱动方程为：