雍锦涛 翻译(改)雍锦涛 翻译(改).docVIP

基于FPGA /?DSP实现高性能多通道计数器 一个多通道计数器是一个电子系统能够这样一个系统工业制成品中起着关键作用基于单光子雪崩二极管（SPAD值）阵列光子计数。例如，天文观测试验SPAD阵列所收集到的光子数目集中在天体表面特定亮度的元素。由于生成一个数字脉冲现在有几个最能满足这些的要求。特别是，除了输入脉冲计数基本，他们也能够收集到的结果实时处理，因此其使用。然而，因为他们主要是基于ASIC的，非常昂贵，只适用于大。 图1. 对拟议系统的典型应用 高度的可扩展性使远程用户可以设置、控制整个采集过程。事实上，当选择的积分区间从8微妙到186毫秒，以11纳秒为一个步长，计数深度为8到23位字节，采集模式（输入信号连续或触发）和触发采集（也是后触发延迟和采集的长度）下是可能的。此外，时间的测量分辨率不仅取决于双方的使用的通道数量还有选择的计数深度。尤其是，如果只启用2个通道，一个分辨率为378ns的8位字节的计数深度是可以实现的。 让我们来探究更多的细节,电路板使用（OrsysMicroLine C6713Compact微细C6713Compact），具有1M 赛灵思Virtex – II系列的现场可编程门阵列、225MHZ浮点型DSP ，TI公司的TMS320C6713数字信号处理器、TI生产的TSB12LV32链路层控制器以及高速IEEE 1394串行接口。32位DSP外部存储器IF（EMIF）数据线同时连接到FPGA和逻辑链路控制。该FPGA还从DSP的EMIF接收90 MHz的时钟源。逻辑链路控制通过数据移动和微控方法同时管理IEEE 1394总线同步和异步的转换。如图2所示。该微细连接器路由64个输入通道连接到FPGA，它实现采集和计数逻辑。当包含计数结果的数据包准备完毕，FPGA就将其发送到DSP和逻辑链路控制数据移动IF中。通过这种方式，逻辑链路控制通过IEEE 1394异步连接传送数据的同时，DSP实现了实时处理，从而，数据可以通过远程设备进行记录以便于离线操作。一旦DSP按照指定的命令处理完相应数量的数据包，它就将执行的结果发送到逻辑链路控制控制器中，以便于处理后的数据可以通过IEEE 1394异步链接传送出去。 图2. 微C6713Compact系统架构 2. 系统设计的注意点 一个计数器阵列通常有以下几个参数：输入通道数Nc，传入的最大频率值fINmax，每个通道最大计数位深度Lc，脉冲积累下的时间积分宽度Tw。这些参数的设置根据所使用的系统而进行不同的设置。 特别是，时间积分往往在一个非常广的范围内波动，从几微秒到几百毫秒。波动范围的上限TWmax和Lc、fINmax之间的关系用下面的公式表示: Lc=log2（TWmax*fINmax） （1）TWmax和fINmax越大，FPGA上的逻辑资源对每个通道计数的需要就越大。因此，有效的资源受限于所选择的实施平台，而最大通道数受制于TWmax和fINmax值。 由于Tw值越小，测量的数据速率会越大。它的下界不仅取决于FPGA与DSP之间的有效带宽，也取决于DSP实时处理时的最大输入比特率。特别是，在硬件平台给定的情况下，Tc的最小值取决于可用的有效带宽以及DSP固件的复杂程度。因此，主要的设计挑战和目标是要解决这些问题，并达到最低的集成区间，即最大的系统时间分辨率。综上所述，数据格式是一个重要问题。让我们假设16Lc32，就如同和许多市场上的计数器一样。让我们也用L表示结果中实际使用的位数。由于DSP处理32位的数据，在32字节情况下，我们可能会格式化这个数据。事实上，如果L=Lc，那么每32位字节可容纳32位单一的结果，使数据格式必须为1。相反，如果L= 16或L=8，则连续2个或4个结果，可分别存储在32B数字中，即2*16B、或4*8B的数据格式。 对于这些数据格式，DSP分别以每2TW或每4TW为单位接收数据包。为了维持实时数据处理，DSP必须在下一个数据包到来之前处理完现在的数据包。一般来说， DSP处理一个数据包所需的时间取决于分组数据的格式，并随计数器的读数而增加。出于这个原因，即使压缩数据格式提高了FPGA和DSP的带宽分配，这种技术并不能保证Tw的最小值会有所改善。一个更好的系统时间分辨率只能在特定情况下实现，如下列所述备注。 对于上述每一个数据格式，让B32，B16和B8各自代表DSP实时维持的最高的输入比特率。诚如以上所说，处理压缩数据包需要的额外时间大小呈现如下一个关系：