优·第2章 微处理器结构.pptVIP

Pentium II 多媒体扩展指令（MMX指令） MMX（MutliMedia eXtension） 整数运算多媒体指令 优化图像、音频、视频和通信方面的程序进行 提升微机对多媒体的处理能力 Pentium MMX（多能奔腾）：MMX指令应用于Pentium处理器 Pentium II：MMX指令应用于Pentium Pro Pentium III 数据流SIMD扩展指令（SSE指令） SSE（Streaming SIMD Extensions） 浮点单精度多媒体运算指令 提高浮点3D数据的处理能力。 SSE指令类似于AMD公司发布的3D Now!指令 Pentium III：SSE指令应用于Pentium II 单指令多数据SIMD Single Instruction Multiple Data 表示一条指令具有同时处理多组数据的能力 Pentium 4 NetBurst的微结构（Microarchitecture） 进一步发掘指令之间可以同时执行的能力 超线程HT（Hyper Threading） 发掘程序中的并行性 一个物理处理器形成两个逻辑处理器 SSE2指令 增强浮点双精度多媒体运算能力 SSE3指令 增强和完善MMX，SSE和SSE2指令 Celeron和Xeon Celeron（赛扬）微处理器 面向低端（低价位）PC机 Xeon（至强）微处理器 面向高端服务器、工作站 AMD微处理器 AMD公司生产的IA-32微处理器兼容芯片 Intel公司最主要的竞争对手 双核微处理器 单芯片多处理器SMP技术 Intel的Pentium D：单芯片双Pentium 4核心 64位微处理器 AMD的K8核心：兼容IA-32的64位微处理器 Intel的EM64T（扩展64位技术）： IA-32的64位扩展 作业(P41习题2） 2.1~2.11、2.13 QS1、QS0（输出） QS1和QS0提供一种状态（Queue Status）允许外部追踪8086内部的指令队列，如表5-2所示。 队列状态在CLK周期期间有效，在这以后，队列的操作已完成。 QS1 QS2 功 能 0 0 无操作 0 1 从队列中取走操作码的第一个字节 1 0 队列空 1 1 除第一个字节外，还取走队列中的其他字节 BHE/S7（输出） 总线周期的T1状态，在bhe/S7引脚输出信号，表示高8位数据线AD15～AD8上的数据有效。 在T2、T3、T4、及Tw状态，BHE/S7引脚输出状态信号S7。 2.4 8086微处理器的基本时序 2.4.1 指令周期、总线周期及时钟周期 每条指令的执行由取指令、译码和执行等操作组成，执行一条指令所需的全部时间称为指令周期(Instruction Cycle)，包括取指令时间和执行指令所需的时间，不同指令的指令周期是不等长的。 8086 CPU与外部交换信息总是通过总线进行的。CPU的每一个这种信息输入输出过程需要的时间称为总线周期(Bus Cycle)，每当CPU要从存储器或输入输出端口存取一个字节或字时就需要一个总线周期。一个指令周期由一个或若干个总线周期组成。 而执行指令的一系列操作都是在时钟脉冲CLK的统一控制下一步一步进行的，时钟脉冲的重复周期称为时钟周期(Clock Cycle)，时钟周期是CPU的时间基准，由计算机的主频决定。例如，8086的主频为5 MHz，则1个时钟周期为200 ns。 8086 CPU的总线周期至少由4个时钟周期组成，分别用T1、T2、T3和T4。表示，如图2-11所示。T又称为状态(State)。 一个总线周期完成一次数据传输，这至少要有传送地址和传送数据两个过程。在第一个时钟周期T1期间由CPU输出地址，随后的3个T周期（T2、T3和T4）用以传送数据。换言之，数据传送必须在T2~T4这3个周期内完成，否则在T4周期后，总线将作另一次操作，开始下一个总线周期。 在实际应用中，当一些慢速设备在3个T周期内无法完成数据读写时，那么在T4后总线就不能为它们所用，会造成系统读写错误。为此，在总线周期中允许插入等待周期Tw。 当被选中进行数据读写的存储器或外设无法在3个T周期内完成数据读写时，就由其发出一个请求延长总线周期的信号到8086 CPU的READY引脚，8086 CPU收到该请求后，就在T3与T4之间插入一个等待周期Tw，加入Tw的个数与外部请求信号的持续时间长短有关，延长的时间Tw也以时钟周期T为单位，在Tw期间，总线上的状态一直保持不变。 如果在一个总线周期后不立即执行下一个总线周期，即总线上无数据传输操作，系统总线处于空闲周期TI，TI也以时钟周期为单位，两个总线周期之间插入几个TI，与8086 CPU执行的指令有关。 2.4.2 典型时序 8086 CPU的操