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信号线的布线基本原则 ?合理选择层数 ?减少高速电路器件管脚间引线的弯折 ?缩短高频电路器件管脚间的引线 ?减少高频电路器件管脚间引线层间的交替 ?注意信号线近距离平行走线时所引入的串扰 ?对特别重要的信号线或局部单元实施地线包围的措施 ?类信号走线不能形成环路 ?每个集成电路块的附近应设置一个高频去耦电容 地线以及电源的设计 ?正确选择单点接地和多点接地 ?将数字和模拟电路分开 ?尽量加粗接地线 ?将地线构成闭环回路 6.5 布线的信号完整性仿真 传统设计流程 原理图设计 布局布线 PCB加工装配 整机调试 设计完成 错误 正确 基于信号完整性的一体化设计 原理图设计 布局布线 设计审查 SI验证 PCB加工装配调试 SI分析关键信号分析，互连准则设计 SI分析时序和拓扑结构设计，串扰、反射、SSN分析仿真 SI分析仿真验证，EMC/EMI规则检查 设计完成 错误 正确 错误 正确 人有了知识，就会具备各种分析能力， 明辨是非的能力。 所以我们要勤恳读书，广泛阅读， 古人说“书中自有黄金屋。 ”通过阅读科技书籍，我们能丰富知识， 培养逻辑思维能力； 通过阅读文学作品，我们能提高文学鉴赏水平， 培养文学情趣； 通过阅读报刊，我们能增长见识，扩大自己的知识面。 有许多书籍还能培养我们的道德情操， 给我们巨大的精神力量， 鼓舞我们前进。 * ADI-analog digital conversion－Chapter 3 Data Converter Architectures F * 高速数字系统设计——互连理论和设计实践手册 伍微等译 High-Speed Digital System Design—A Handbook of Interconnect Theory and Design Practices * 1. CPLD/FPGA 特点： ? 集成度不断提高 ? 功能愈加复杂 ? 设计输入方式灵活 ? 可进行系统仿真，并可反复编程 采用EPLD/FPGA技术可以大大减小系统体积，降低系统成本，缩短设计周期，减少设计风险，提高系统性能。 2. ASIC技术 用芯片设计硬件系统 以微处理器为核心的软件编程设计 ASIC设计片上系统 电子设计的三个阶段 ASIC的优点： ? 适应用户特定的功能要求，效率最高； ? 体积小，保密性好。 在样机阶段，还是应该采用EPLD/FPGA技术，以减小开发风险，待技术成熟后，用ASIC技术进行最优的系统实现。 5.5 高速实时信号产生 数据存储型 相位累加型 高速信号产生 ?数据存储型 数据 存储器 DAC 低通 滤波器 时钟 N ?相位累加型——直接数字频率合成DDS 相位 累加器 DAC 低通 滤波器 时钟 正弦 查找表 频率控制字 5.6 高速实时DSP并行体系结构 片内并行 片间并行 以TI公司产品为主 例如TMS320C8x以及TMS320C542x系列 以ADI公司产品为主 例如ADSP2106x以及TS10x系列 5.7 高速实时总线技术 VME PCI VME总线支持多处理器系统，地址总线32位，数据总线32或64位，能处理7级中断，具有总线仲裁能力，理论上的异步并行传输速率可达40MB/s。 它独立于处理器，支持多达256个PCI总线，每个PCI总线支持多达256个功能器件，低功耗，突发模式读写，支持最大峰值为528MBps的读写传输速率，并行总线操作。 4.6 高速PCB设计 走线延迟与电路上升沿时间相比拟的情况下，系统电路的功能将会出现问题 vih vil 高速数字电路要求信号的上升或下降时间越短越好 频率越高，导线就会有寄生效应 6.1 高速电路定义 如果线传播延时大于数字信号驱动端上升时间的1/2，则可认为此类信号是高速信号并产生传输线效应。国外有很多资料，将1/6作为门限，更严格的甚至为1/10，当延时超过此门限时，可定义为高速电路，PCB上的走线将不能用简单的集总参数来描述，而应用分布参数的传输线来描述。 传输线中多次反射示例 过载驱动传输线信号波形示意图 以Tr表示信号上升时间，Tpd表示信号线传播延时。若 Tr ≥ 4 Tpd， 信号将落在安全区域；若 2Tpd Tr 4 Tpd，信号落在不确定区域；若 Tr ≤ 2 Tpd， 信号落在问题区域。 集总模型与分布式传输线 6.2 信号完整性 从本质上讲，高速数字系统的设计的核心问题使如何确保系统时序的正确。 信号完整性(Signal Integrity)指的是信号线上信号的质量。 信号完整性问题主要包括反射、振铃、地弹和串扰。 6.3 传输线 传输线模型可以用串联电阻和并联的电容、电阻和电感结构来等效。 传输线模型 将寄生电阻、电容和电感加到