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* RAM主要用来编程。从中可以明显看到CLB单元、水平和垂直的布线通道。 32位加法器大约需要62个CLB。 * 门阵列Gate Array。用户只需设计互连线。 * 这实际上是嵌入了微处理器的FPGA阵列，无论在性能、功耗还是面积上都比同样功能的FPGA实现由明显的优势 * * 地线和电源线必须接到所有的pad和晶体管阵列行。 * 单层布线只需设计2块版（接触孔、金属连线，多晶硅垂直连线条母片已有），双层布线只需设计4块版（接触孔、通孔、第一层金属、第二层金属） * 门海的布线层宽度根据需要而定，需逻辑则多布门，需连线则多布线，大大增加了布局布线的灵活性，但也给EDA软件的设计带来难度 * 存储器之类规则结构的面积利用率可接近100％，但一般电路的面积利用率可能不到75％。 * 1.栅隔离利用一截止CMOS单元（N管G?GND，P管G?VDD）进行隔离，可节约面积。 2.必要时可将相邻的若干个小尺寸FET并联，以便形成大尺寸的FET，满足电路需要。 * 标准单元Standard Cell * 标准单元内部有互连，门阵列则没有。宽高比3：1～1：3不等。标准单元内部为全定制设计。 * 这里的优点是与门阵列比较。 全定制光反相器就有、输入、内部、输出（低负载、高负载）等若干种，标准单元就无法有这么多种。 * * 宏单元也称通用单元，基于宏单元的设计也称积木法。 * IP：Intellectual Property * 1.设计获取：采用VHDL、Verilog等硬件描述语言对电路进行描述。 2.逻辑综合：将HDL模块转换成网表。同时，亦可插入可复用或生成的宏单元网表。 3.版图前仿真：验证设计是否正确，如有错误需修改HDL代码。 4.版图规划：根据估计的模块尺寸，规划出芯片面积的总体分配，同时完成全局电源积时钟分布网络。 5.布局：确定各个单元的精确位置。 6.布线：各单元和功能快之间的互连布线。 7.提取模型参数：从实际的物理版图中提取模拟所需要的各种模型参数（有源器件的尺寸、寄生参数等）。 8.版图后仿真：考虑版图寄生参数对芯片进行验证，如有错误需修改布局布线。 9.记带：生成制版所需全部信息的二进制文件。 * 当工艺达到0.25umCMOS领域之后，版图的寄生参数（特别是互连）影响显著，逻辑综合工具所使用的模型已不能精确估计这些参数，因此一次设计达到时序收敛的概率极小。因此，设计者不得不做许多个回合的修改。这就大大提高了设计周期和开发成本（在最先进的计算机上仅仅布线一个复杂的芯片就可能需要一周的时间！）。因此必须寻求新的解决方法及设计方法学上的改变。一个方法是物理综合，另一个方法是采用可编程器件。 * 物理综合将传统的逻辑综合和物理设计融合到一起，对EDA工具的开发者提出了更大的挑战。 * 可编程逻辑器件PLD，Programmable Logic devices//纠错：图中Y1应改为Y1，Y2应改为Y2 //本节的基础可参见“存储器”一章的“可编程ROM”一节。 * * 积项和Sum of Products。NOR-NOR更容易用CMOS电路实现，还可转换为NAND-NAND逻辑。 * 注意此版图实际上是不优化的，空余面积大，连线长，导致延时及成本控制不佳。 * 这里的缺点是与FPGA相比较。 * 现场可编程门阵列FPGA（Field Programmable Gage Array） 亦称预布线阵列（Pre-wired Arrays）。 * 可见这种编程方法有两个缺点：一是采用大阵列实现简单逻辑会产生许多冗余项，造成面积的浪费，而且冗余节点的电容对电路的功耗和延迟有贡献；二是无法实现时序逻辑，解决办法见下页。 * 含有K个宏单元，每个都可以从i个输入中进行选择，最多产生j个积项。每一个宏单元含有一个寄存器，寄存器可以编程为D触发器、T触发器、J-K触发器、钟控S-R触发器之一。K输出信号可以反馈回输入总线，形成i个输入信号的一个子集。 * 右表中的X、Y可以为0、1。 * 查表Lookup table，LUT。用多个LUT的组合可以构造更复杂的门，亦可加入触发器。 * 可重构逻辑功能块（Configurable Logic Block，CLB）。此图由多路开关和触发器构成，未画RAM和进位逻辑部分。 采用查表法实现可编程逻辑。CLB本身也可以被设置成读/写存储单元阵列（如16x2、32x1、16x1）。RAM型。 XC4085采用56x56的CLB阵列提供几乎10万个门。 * 把1编程到与存储单元M中，就可以使它所控制的节点连通。存储单元可以是E2PROM，也可以是SRAM、熔丝。 这种方法需要大量的晶体管和控制信号，因此消耗资源很大，而且连接在每条导线上的大量晶体管形成了很大的扇出，显著增加功耗的延时，因而是