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以太网测试仪中基于FPGA的FCS实现 　　摘 要 　　以太网测试仪在流量发生以及数据接收检测过程中，都需要计算FCS，还要能支持线速。本文简要介绍了以太网帧FCS的计算方法，分析了基于FPGA的实时FCS计算面临的问题，提出了一种兼容10/100/1000Mbps三种速率的FCS计算实现。 　　【关键词】以太网 FPGA FCS VHDL 　　作为高性能以太网测试仪，全线速的流量发生与接收检测已成为必备功能。以10/100/1000M以太网为例，速率越高，所用时钟频率越高，时钟周期越小，对发送和接收的设计要求也越高。由于普通网卡缓存受限，加之发送时需要主机CPU参与，无法达到全线速，因此大多数测试仪都采用FPGA+PHY的方案，利用FPGA在时序控制、并行处理等方面的优势，辅之以存储芯片，很好地解决了线速处理的问题。 　　在以太网测试中，涉及FCS（帧校验和）实时计算，特别是在线速下。本文通过一款测试仪中流量发生设计实践为例，对实际中所遇到的问题进行分析，给出10/100/1000M三种速率下FCS的VHDL实现方法和仿真结果。 　　1 FCS计算方法 　　在IEEE Std 802.3 CSMA/CD接入方法和物理层规范中，规定了FCS的算法为32比特循环冗余校验（CRC32），生成多项式： 　　G（x）=x32+x26+x23+x22+x16+x12+x11+x10+x8+x7+x5+x4+x2+x+1 　　2 VHDL实现 　　在硬件设计上， FPGA与PHY芯片之间采用MII和GMII接口。10/100M采用MII接口，发送时钟分别为2.5MHz、25MHz，数据宽度4bit;1000M采用GMII接口，发送时钟125MHz，数据宽度8bit。在利用FPGA实现FCS时，就需要考虑三种不同时钟频率以及两种不同的数据宽度的处理。 　　2.1 10/100M 　　10/100M宜采用4bit宽度的并行CRC32算法，硬件实现电路如下： 　　next_crc（0）lt;=（d（0） xor c（28））; 　　next_crc（1）lt;=（d（1） xor d（0） xor c（28） xor c（29））; 　　…… 　　next_crc（31）lt;=c（27）; 　　其中，d[3：0]为输入的4bit宽度数据，c[31：0]为前一次CRC32计算结果，next_crc[31：0]为输入4bit数据后计算出的新的结果。详细电路可参考[1]中的代码。 　　2.2 1000M 　　1000M下对应的发送数据宽度为8bit，宜采用8bit宽度的并行CRC32算法，其硬件实现电路如下： 　　next_crc（0）lt;=d（6） xor d（0） xor c（24） xor c（30）; 　　next_crc（1）lt;=d（7） xor d（6） xor d（1） xor d（0） xor c（24） xor c（25） xor c（30） xor c（31）; 　　…… 　　next_crc（31）lt;=d（5） xor c（23） xor c（29）; 　　其中，d[7：0]为输入的8bit宽度数据，c[31：0]为前一次CRC32计算结果，next_crc[31：0]为输入8bit数据后计算出的新的结果。详细电路可参考[1]中的代码。 　　3 问题分析 　　基于FPGA的10/100/1000M三种接口速率的以太网FCS设计中，有两种方案，一种是仅用8bit宽度的CRC32算法，另一种针对10/100M采用4bit宽度算法，1000M采用8bit宽度算法。第一种方案在10/100M情况下，需要将4bit宽度数据先转换成8bit，并利用发送时钟的二分频驱动CRC32计算，时序控制麻烦，计算结果的使用也不便。实际仿真发现，10/100M下采用8bit宽度的CRC32算法，计算结果正确性难以保证，并且由于CRC32计算时钟和发送时钟存在倍数关系，流量发生时FCS字段的实时插入变得难以处理。因此，最终选择了第二种方案。 　　前面仅给出了用于硬件实现的两种并行CRC32算法，并未对算法中的输入输出数据做出更具体的说明，这一点往往被忽视，却又很关键。实现时，在计算之前根据输入数据的可能需要进行bit倒序处理;计算结果，则需要进行字节内bit倒序及反相处理。 　　4 实例 　　以8bit宽度的CRC32计算为例。 　　--输入数据处理，i_data为输入数据。 　　d（0）lt;=i_data（7）; 　　…… 　　d（7）lt;=i_data（0）; 　　--CRC32电路，见2.2。 　　--时序控制，i_clk为发送时钟，i_init为初始化脉