微型计算机系统原理及应用第五章第十四次课摘要.ppt

5.2 8086处理器时序 时序的基本概念 计算机的工作是在时钟脉冲CLK的统一控制下，一个节拍一个节拍地实现的。在CPU 执行某一个程序之前，先要把程序(已变为可执行的目标程序)放到存储器的某个区域。在启动执行后，CPU就发出读指令的命令；存储器接到这个命令后，从指定的地址(在8086中由码段寄存器CS和指令指针IP给定)读出指令，把它送至CPU的指令寄存器中；CPU对读出指令经过译码器分析之后，发出一系列控制信号，以执行指令规定的全部操作，控制各种信息在机器(或系统)各部件之间传送。 8086微处理器每条指令的执行有取指、译码、执行这样的阶段，但由于微处理器内有总线接口单元BIU和执行单元EU，所以在执行一条指令的同时(这在EU中操作)，BIU就可以取下一条指令，它们在时钟上是重叠的。所以，从总体上来说，似乎不存在取指阶段，这种功能就称为“流水线”功能。目前，在高档微处理器中往往有多条流水线，使微处理器的许多内部操作“并行”进行，从而大大提高了微处理器的工作速度。 执行一条指令的一系列动作，都是在时钟脉冲CLK的统一控制下一步一步进行的，它们都需要一定的时间(当然有些操作在时间上是重叠的)。如何确定执行一条指令所需要的时间呢? 执行一条指令所需要的时间称为指令周期(Instruction Cycle)。但是，8086中不同指令的指令周期是不等长的。因为，首先8086的指令是不等长的，最短的指令是一个字节，大部分指令是两个字节，但由于各种不同寻址方式又可能要附加几个字节，8086中最长的指令可能要6个字节。 指令的最短执行时间是两个时钟周期，一般的加、减、比较、逻辑操作是几十个时钟周期，最长的为16位数乘除法操作约需要200个时钟周期。 指令周期又分为一个个总线周期。每当CPU要从存储器或I／O端口，读写一个字节(或字)就是一个总线周期(Bus Cycle)。所以，对于多字节指令，取指就需要若干个总线周期；在指令的执行阶段，不同的指令也会有不同的总线周期，有的只需要一个总线周期，而有的可能需要若干个总线周期。一个基本的总线周期的时序如图5-6所示。 每个总线周期通常包含4个T状态(T state)，即图中的T1、T2、T3、T4，每个T状态是8086中处理动作的最小单位，它就是时钟周期(Clock Cycle)。早期的8086的时钟频率为8MHz，故时钟周期或者一个T状态为125ns。 虽然各条指令的指令周期有很大差别，但它们仍然是由以下一些基本的总线周期组成的： (1)　存储器读或写总线周期； (2)　输入输出端口的读或写总线周期； (3)　中断响应周期。 8086 CPU的每条指令都有自己的固定的时序。例如从存储器读一个字节(或字)的操作总线周期是由4个T状态组成，如下图所示。 CPU在T1状态把地址信息从地址线A19～A16、AD15～AD0上输出，并且立即发出地址锁存信号ALE，把在A19～A16上出现的高4位地址和在AD15～AD0上出现的低16位地址，在外部地址锁存器上锁存。这样，20位地址信息就送至存储器。CPU也是在T1状态发出区分是存储器还是I／O操作的IO/M#信号。 在T2状态，CPU发出读命令信号(若使用接口芯片8286，还有相应的控制信号DT／R和DEN)。有了这些控制信号，存储器就可以实现读出。在这些信号发出后，CPU等待一段时间，到它的T4状态的前沿(下降沿)采样数据总线AD15～AD0以获取数据，从而结束此总线周期。 存储器从接收到地址信号，要经过地址译码选择，选中所需要的单元，I／O端口也如此。从接收到IO/M信号和RD信号(这些信号一般用作选通信号)，到信息从被选中的单元读出送至数据总线也都是需要一定时间的，它是否能在T4周期的前沿之前完成，这完全取决于存储电路或I／O端口本身。所以，在CPU的时序和存储器或I／O端口的时序之间存在配合问题。 CPU中设计了一条准备就绪——READY输入线，这是由存储器或I／O端口输送给CPU的状态信号线；在存储器或I／O端口对数据的读写操作完成时，使READY线有效(即为高电平)。CPU在T3状态的前沿(下降沿)采样READY线，若其有效，则为正常周期，在T3状态结束后进入T4状态，且CPU在T4状态的前沿采样数据总线，完成一个读写周期；若CPU在T3状态的前沿采样到READY为无效(低电平)，则在T3周期结束后，进入TW周期(等待周期)，而且在TW周期的前沿采样READY线，只要其为无效，就继续进入下一个TW周期，直至在