2016_VHDL程序设计解析.ppt

* 描述方式主要有进程的敏感信号和进程的wait on 语句等待时钟。 时序电路的工作驱动信号除时钟信号以外，还包括复位信号。 * D触发器也即锁存器，根据边沿、复位和预置方式及输出段的不同可以分为很多不同形式的D触发器。 * 计数器是最常见的寄存器逻辑电路，其逻辑功能为记忆时钟脉冲的个数。 * 【程序6.3.7】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT ( a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF h_adder is SIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0) ; BEGIN abc = a b ; PROCESS(abc) BEGIN CASE abc IS WHEN 00 = so=0; co=0 ; WHEN 01 = so=1; co=0 ; WHEN 10 = so=1; co=0 ; WHEN 11 = so=0; co=1 ; WHEN OTHERS = NULL ; END CASE; END PROCESS; END ARCHITECTURE fh1 ; --半加器描述 * 6.4 VDHL程序设计实例 6.4.1 常用组合电路的设计 组合逻辑是电路设计的基础,组合逻辑的描述可通过并行信号赋值语句或纯粹组合逻辑行为的进程语句来实现。 并行赋值语句： 1、简单信号赋值语句 2、条件信号赋值语句 3、选择信号赋值语句 进程语句： 为了保证一个进程语句能生成组合逻辑，在进程语句里所有被读入的信号都必须包含在该进程语句的敏感表中。 * 6.4.1.1 门电路 1、与门 【程序6.4.1】 library ieee; use ieee.std_logic_1164.all; entity and2 is port (a : in std_logic; b : in std_logic; y : out std_logic ); end and2; architecture behave of and2 is begin y=a and b; end behave; * 2.与非门 【程序6.4.2】 library ieee; use ieee.std_logic_1164.all; entity nand2 is port ( a : in std_logic; b : in std_logic; y : out std_logic); end nand2; architecture behave of nand2 is begin y = a nand b; end behave; * 6.4.1.2 编码器与译码器 8线－3线编码器 8－3 编码器 d0 d1 d2 d3 d4 d5 d6 d7 q0 q1 q2 图6.4.1 8－3线编码器 【程序6.4.3】 library ieee; use ieee.std_logic_1164.all； entity coder is port ( d: in std_logic_vector(7 downto 0); q: out std_logic_vector(2 downto 0)); end coder; architecture rtl of coder is begin p1: process (d) begin case d is whenq=111; whenq=110; whenq=101; whenq=100; when