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VCS简易教程 编译所有点v文件：vcs *.v -debug_all -R -gui -l top_log -debug_all表示调用UCLI和DVE并Wave窗口中只剩下输入输出信号。然后进行仿真。若要区分不同的信号组，以便观察，可以插入分割信号：菜单signale-Insert Divider 后端网表仿真 》后仿真，需在tb文件中加入sdf文件，如下： initial begin $sdf_annotate(XXXX.sdf,top_module_name); // 例： (“xxx.sdf”，soc_i)end （sdf要在PT中生成，DC输出的sdf可能会有写warning） 》标准单元库文件有两种，分别为tsmc18_neg tsmc18 ,前者支持neg_tchk检查,后者不支持。因为hold time check的值是负的, 所以要进行negative timing check ,否则默认将会负值的hold time check改为0对hold time负值的检查,在vcs时加上+neg_tchk这个optionvcs soc_lvs.v ./tb/*.v ./tb/mem/*.v ./tb/uart/*.v ./TSMC.18/*.v -debug_all -R -gui -l soc_log +incdir+ ./tb ./tb/uart ./tb/mem +v2k -top tb -negdelay +neg_tchk +maxdelays +sdfverbose +no_notifier (需输出编译日志加“ soc_vcs.log”表示运行log存于soc_vcs.log) 参数解释：（参考VCS仿真指南（第二版）） -debug_all表示调用UCLI和DVE并+incdir+表示文件搜索路径 +v2k表示支持verilog 2001标准 -top 设置编译顶层模块，后跟顶层modele名，不是文件名。 -negdelay 消除负延迟引起的error（也可不加，忽略这个error） +neg_tchk支持负延迟检查，主要是检查hold time，否则反标中会把负值忽略为0 +maxdelays 用SDF文件中的延迟，取代仿真库中的延时（仿真库中通常是建立时间1ns，保持时间0.5ns），取SDF文件中的最大延迟 +mindelays 用SDF文件中的延迟，取代仿真库中的延时，取SDF文件中的最小延迟（保持时间检查） +sdfverbose 显示所有的sdf反标错误 +no_notifier 关闭时序检查函数中的不定态生成传播，即通过这个参数，如果有时序违规，控制台会报告，但不会影响逻辑功能的正确输出。 只做网表的功能仿真可以用+nospecify : 消除所以延迟；而+notimingchecks只是消除延迟 违规断言，避免输出不定态，但延迟还在。因此+nospecify的作用包括了+notimingchecks 运行后控制台有warning： SDF Warning：Cannot find timing check $setup(posedge CLKB, posedge CLKA,…) 以及error： SDF Error: Negative DELAY ignored and replaced by 0. 》Warning是因为PT输出SDF时，根据双口RAM 的时序模型有检查CLKA和CLKB时 序，而设计方案中用的是单一时钟，因此该warning可忽略。Error是因为SDF文件中有 负延迟，VCS将其忽略，并用0取代负值。可忽略，不影响。 》加参数-negdelay 可消除负延迟导致的error，变成warning： SDF Warning: Negative IOPATH DELAY A to Y ignored. 2. 添加波形 》如要观察tb顶层端口的信号，点Data.1，切换到信号窗口，可选中所有窗口中的信号，然后右击，add to wave -new wave view。 》后仿真中，经常需要观察内部的信号，而此时内核结构已经被打散成统一的网表，不易像RTL级仿真一样找到对应的module。可在Hierarchy区域右击，点expand all，则展开区域中所有的加号，包括module ，reg等等， 然后在顶部的Sim栏中，填入模糊搜索的module名，找到module后，选中，则该module的可观测信号显示在右侧的Data1栏中，然后可在其中添加需要的信号到wave。该方法只能添加端口信号，内部信号的输入输出。如果要追踪某条关键路径，追踪某个寄存器的时序违规，则必