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目 录 前言 1 1 选题背景及目的 1 1.1 选题背景 1 1.2 选题目的 2 2 软件的开发环境 2 2.1 FPGA的基本结构 2 2.2 FPGA系统设计流程 4 2.3 FPGA开发编程原理 4 3 总体设计方案 5 3.1 电子钟功能概述 5 3.2 电子钟设计流程 6 4 具体实现过程 6 4.1 具体实现过程 6 4.1.1 新建工程文件夹 6 4.1.2 新建工程 6 4.1.3 添加代码 7 4.1.4 编译与综合 8 4.1.5 仿真 8 4.1.6 编程下载 9 5 系统模块设计 9 5.1 分频模块 9 5.1.1 分频器 9 5.1.2 功能及其作用 9 5.1.3 代码 9 5.1.4 分频器模块封装 10 5.1.5 分频器模块仿真 10 5.2 计数模块 11 5.2.1 计数器 11 5.2.2 功能及其作用 11 5.2.3 代码 11 5.2.4 计数模块封装 11 5.2.5 计数模块波形仿真 12 5.3 显示模块 12 5.3.1 功能及其作用 12 5.3.2 显示模块代码 13 5.3.2-1 显示模块代码 13 5.3.3 显示模块封装图 13 5.3.4 管脚分配及下载配置 14 5.4 系统顶层文件 15 5.4.1 系统顶层设计 15 5.4.2 顶层模块原理连线图 16 6 设计结果 16 6.1 实物照 16 7 总结 16 附录 18 参考文献 24 基于FPGA的电子时钟设计 前言 EDA技术作为现代电子技术的核心，不仅在硬件实现方面融合了大规模集成电路制造技术、IC版图设计技术、ASIC测试和封装技术、FPGA和CPLD编程下载技术等。在本次设计中使用Quartus II工具软件，Quartus II是Altera公司新近推出的EDA工具软件。选用的硬件描述语言是Verilog，Verilog HDL也是目前应用极为广泛的一种硬件描述语言，是一种以文本形式来描述数字系统硬件的结构和行为语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。Verilog的设计初衷是成为一种基本语法与C语言相近的硬件描述语言。这是因为C语言在Verilog设计之初，已经在许多领域得到广泛应用，C语言的许多语言要素已经被许多人习惯。一种与C语言相似的硬件描述语言，可以让电路设计人员更容易学习和接受。不过，Verilog与C语言还是存在许多差别。另外，作为一种与普通计算机编程语言不同的硬件描述语言，它还具有一些独特的语言要素，例如向量形式的线网和寄存器、过程中的非阻塞赋值等。总的来说，具备C语言的设计人员将能够很快掌握Verilog硬件描述语言。 数字电子钟给人们带来了极大的方便，随着科技的进步数字时钟有着很大的变化与进步，具有电子闹钟和数字闹钟等功能，然而传统的时钟已经不能满足人们的需求。基于FPGA的电子时钟更能扩展其功能。 1 选题背景及目的 1.1 选题背景 当今电子产品正向功能多元化,体积最小化,功耗最低化的方向发展。它与传统的电子产品在设计上的显著区别是大量使用大规模可编程逻辑器件，使产品的性能提高，体积缩小，功耗降低。同时广泛运用现代计算机技术，提高产品的自动化程度和竞争力，缩短研发周期。EDA技术正是为了适应现代电子技术的要求，吸收众多学科最新科技成果而形成的一门新技术。 EDA是电子设计自动化（Elcctronic Design Automation）的缩写，是90年代初从CAD（计算机辅助设备），CAM(计算机辅助制造)，CAT（计算机辅助测试）和CAE（计算机辅助工程）的概念发展而来的。EDA技术是以计算机为工具，根据硬件描述语言Verilog完成设计文件，自动的完成逻辑编译，化简，分割，综合及优化，布局布线，仿真以及对特定目标芯片的适配编译和编程下载等工作。典型的EDA工具中必须包含两个特殊的软件包，即综合器和适配器， 综合器的功能就是将设计者在EDA平台上完成的针对某个系统项目的Verilog原理图或状态图形描述，针对给定的硬件系统组件，进行编译，优化，转换和综合，最终获得我们将实现的功能的描述文件。综合器在工作前，必须给定要实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用一定的方式联系起来，也就是说综合器是软件描述