半导体器件物理-MOSFET4题稿.pptVIP

4.2 MOSFET CMOS t1时刻，Vout初=0。Vi＝1到0, PMOS导通，VSD始=VDD，有ID对CL充电，随着充电 的进行，VOut上升，VSD下降，脱离饱和区后，ID减小，直到VSD＝0，ID＝0 ，VOut＝ VOH=VDD，充电完成。随后，Vin维持低，静态,ID＝0。 t2时刻， Vi＝0到1, nMOS导通，VDS始=VDD，有ID，CL通过NMOS放电，随着放电的 进行，Vout下降，VDS下降，脱离饱和区后，ID减小，直到VSD＝0，ID＝0 ，VOut＝ VOL=0，放电完成。随后，Vin维持高，静态,ID＝0。 CMOS如何实现低功耗，全电平摆幅？ CLT：输出端对地总电容(下一级负载C、引线C、 NMOS和PMOS的漏衬PN结C) 4.2 MOSFET CMOS反相器 * * 全电平摆幅：VOH- VOL=VDD-0=VDD 静态功耗：充放电完成后电路的功耗，近似为零， 静态时一管导通，另一管截止，不存在直流通路 动态功耗：输入高低电平转换过程中的功耗。 对CLT充放电的功耗 + N、P两管同时导通时的功耗 减小寄生电容，减小高低电平转换的时间 开关时间：输出相对于输入的时间延迟，包括导通时间ton和关断时间toff 载流子沟道输运时间，（本征延迟） 输出端对地电容的充放电时间。（负载延迟） 提高开关速度途径（降低开关时间）： 减小沟长L（L5um,开关速度由负载延迟决定） 减小对地总电容：引线电容、NOMS PMOS的DB间PN结电容等寄生电容 增加跨导，提高充放电电流。（跨导和I都正比于增益因子） * * 4.2 MOSFET 开关时间 * * 4.2 MOSFET CMOS的工艺类型 P阱 n阱 双阱：优化每种阱中的掺杂，可以分别控制每种MOSFET的阈值电压和跨导，改进CMOS电路的性能。 电路常用工艺：P衬N阱 P衬底接地，N阱电位接阱内最高电位,不同的阱可接不同的电位，PMOS器件设计灵活 * XIDIAN UNIVERSITY END 1 * * C XIDIAN UNIVERSITY XIDIAN UNIVERSITY XIDIAN UNIVERSITY XIDIAN UNIVERSITY XIDIAN UNIVERSITY XIDIAN UNIVERSITY XIDIAN UNIVERSITY XIDIAN UNIVERSITY XIDIAN UNIVERSITY XIDIAN UNIVERSITY XIDIAN UNIVERSITY XIDIAN UNIVERSITY XIDIAN UNIVERSITY XIDIAN UNIVERSITY XIDIAN UNIVERSITY XIDIAN UNIVERSITY 西安电子科技大学 XIDIDIAN UNIVERSITY 第四章 MOS场效应晶体管 MOSFET频率特性和CMOS开关 * * 场效应器件物理 4.2 MOSFET 本节内容 MOSFET等效电路 频率限制因素 NMOS开关 CMOS电路 * * * 4.2 MOSFET 等效电路概述 等效电路是器件模型的一种形式，用于器件的仿真 仿真：利用电路仿真软件围绕器件建立电路的IV关系，对电路进行仿真验证，仿真是一数学求解的过程 仿真时，无真正的器件，元器件要用模型和模型参数来替代 模型：反映器件特性，可采用数学表达式、等效电路等形式 常用模型：等效电路模型 模型参数：描述等效电路中各元件值所用的参数。 * * 4.2 MOSFET MOSFET等效电路：等效元器件 源极串联电阻 栅源交叠电容 漏极串联电阻 栅漏交叠电容 漏-衬底pn结电容 栅源电容 栅漏电容 跨导 寄生参数 本征参数 G-S：Cgs，Cgsp，rs； G-D：Cgd，Cgdp ，rd； Cgs,Cgd: 体现了栅和源、漏附近的 沟道电荷间的相互作用 线性区： Cgs≈ Cgd ≈ (CoxWL)/2 饱和区： Cgd ≈ 0, Cgs≈2 (CoxWL)/3 Cgsp,Cgdp:交叠电容 D-S：gm ， Id＝ gm×V`gs Cds：漏-衬底pn结电容 （DB结势垒电容＋BS结势垒电容） * * 4.2 MOSFET 完整的小信号等效电路 共源n沟MOSFET小信号等效电路（VBS=0） 总的栅源电容 Cgs+Cgsp 总的栅漏电容 Cgd+Cgdp rds：沟道电阻，