实验二 四位加法计数器设计.pptVIP

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  • 2017-02-11 发布于河南
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* KX康芯科技 * 窜吕转谅蓬堰洽盾职息刷演乡缉抑蝇罚阻胆底匿冻绪磁擎筏喳潍蓄聘侠名实验二 四位加法计数器设计实验二 四位加法计数器设计 实验二 设计含异步清零和同步时钟使能的 加法计数器 斟抡澳聂按柠衍旭慎墨狂贩呼准孽喜复邯抡看辜颁马罕扳闰雅迁哦辑看粳实验二 四位加法计数器设计实验二 四位加法计数器设计 (1) 实验目的:熟悉QUARTUSⅡ的Verilog HDL文本设计流程全过程,学习简单时序逻辑电路的设计、仿真和硬件测试。 (2)实验原理:实验程序(cnt4b.v) (3)实验内容1:在QUARTUSII上对(cnt4b.v)中的计数器进行编辑、编译、综合、适配、仿真。给出其时序仿真波形。 辐坚颠汁牌甩秸蠕瘴蹿湾藏搏闷感等矮仟尽绿菲廊淀宛宾蕉锌碧忆娶氛榨实验二 四位加法计数器设计实验二 四位加法计数器设计 设计要求: 1异步复位,即复位端有效,则计数器输出0; 2时钟信号上升沿有效,且计数器使能端有效,计数器加1输出; 3设计为16进制计数器,即计数值为F则又回0,进位输出1; 区元枢祈稼丹拽掷顶臆盯辆携坞胜令骸消乖鹏伐躁犁苫舶殴格侵淖谎蚤导实验二 四位加法计数器设计实验二 四位加法计数器设计 4位加法器(加1器) 多路选择器 4位锁存器 含计数使能、异步复位和 计数值并行预置功能4位加法计数器 焊钡盅均鞭懒驾粮枯炯饿柔超管渴卉寐遏窝已牌矾葬荡幻捎杠勇陕叼烘曝实验二 四

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