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可编程逻辑器件及应用 唐英杰 第四章 Verilog HDL 语言（一） 3、时间尺度`timescale 用来说明跟在该命令后的模块的时间单位和时间精度。使用`timescale命令可以在同一个设计里包含采用了不同的时间单位的模块。 格式： `timescale时间单位时间精度 第四章 Verilog HDL 语言（一） 常用语法总结 【例1】填空题 module AOI(A,B,C,D,F) input A,B,C,D output F assign F=(AB)(CD) endmodule 第四章 Verilog HDL 语言（一） 【例2】填空题 第四章 Verilog HDL 语言（一） 第四章 Verilog HDL 语言（一） 第四章 Verilog HDL 语言（一） 第四章 Verilog HDL 语言（一） 第四章 Verilog HDL 语言（一） 第四章 Verilog HDL 语言（一） begin out = 0; n = 0; repeat(size) begin out =out ^ a[n]; n = n+1; end end endmodule 注意：MAX+plusII软件不支持repeat语句，但synplify软件支持。 第四章 Verilog HDL 语言（一） 4. while语句 语法格式为 While (表达式) begin 语句; end 第四章 Verilog HDL 语言（一） 六、 结构说明语句 在verilog语言中的任何过程模块都从属以下4种结构的说明语句： 1、initial语句 2、always语句 3、task语句 4、function语句 一个程序模块可以有多个initial和always过程块，每个initial和always在仿真一开始立即同时执行。 initial只执行一次，而always则是不断重复活动（看触发条件是否满足），直到仿真结束。 第四章 Verilog HDL 语言（一） 1、Initial语句 格式： initial begin 语句1； 语句2： …… 语句N； end 第四章 Verilog HDL 语言（一） 【例】 initial begin areg = 0; for(index = 0; indexsize;index = index+1) memory[index]=0; end Initial在仿真开始时对各变量进行初始化，注意这个过程不需要任何时间 第四章 Verilog HDL 语言（一） 【例】 initial begin out = b0000000; #10 out = b0000001; #10 out = b0000010; #10 out = b0000100; #10 out = b0001000; #10 out = b0010000; end 可以用initial语句生成激励波形作为电路的测试仿真信号 第四章 Verilog HDL 语言（一） 2、always语句 always语句在仿真过程中是不断重复执行的，但always语句后跟着的过程块是否执行，则要看它的触发条件是否满足，如满足则运行块一次，如不断满足，则循环执行 格式： always 时序控制 语句 注意： always语句由于其不断重复执行特性，只有和一定的时序控制结合在一起才有用，如果一个always语句没有时序控制，则这个always语句将回生成一个仿真死锁。如： always areg = ~areg; always # half_period areg = ~areg;??? 第四章 Verilog HDL 语言（一） 【例】 reg[7:0] counter reg tick always @(posedge areg) begin tick = ~tick; counter = counter +1; end always 的时间控制可以是边沿触发也可以是电平触发，可以是单信号也可以是多个信号，用关键字OR连