10电第3章31组合电路的VHDL描述+VHDL结构.pptVIP

CPLD/FPGA技术与应用 第 3 章 VHDL设计初步 硬件描述语言 硬件描述语言HDL指可以描述硬件电路的功能、信号连接关系及定时关系的一种语言。 HDL的特点：借鉴高级编程语言的功能特性对硬件电路的行为和结构进行高度抽象化和规范化的描述；同时，还可以对硬件电路的设计进行不同层次、不同领域的模拟验证和综合优化等处理，从而使硬件电路的设计达到高度自动化。 VHDL：超高速集成电路硬件描述语言。 数字电路 数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。 组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。 时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。 3.1 组合电路的VHDL描述 3.1.1 2选1多路选择器及其VHDL描述 P63【例3-1】 --IEEE库的使用说明 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; --实体mux21a的说明 ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT ); END ENTITY mux21a; --实体mux21a的结构体one的说明 ARCHITECTURE one OF mux21a IS BEGIN y = a WHEN s = 0 ELSE b; END ARCHITECTURE one ; P63【例3-1】 时序波形 VHDL程序的基本结构 VHDL程序的基本结构 一个电路系统的程序设计只有一个实体，可以有多个结构体。 一个设计实体至少包含一个结构体或多个结构体,构成一个电子系统。 一、实体【P64+P300】 实体的一般语句格式 ENTITY 实体名 IS [GENERIC(参数名: 数据类型 )];--类属参数说明 [PORT(端口表)]; --端口说明 END ENTITY 实体名; ENTITY e_name IS PORT ( p_name : port_m data_type; ... p_namei : port_mi data_type ); END ENTITY e_name; 类属说明语句 类属说明语句，也叫参数传递语句，是可选部分，可指定该设计单元的类属参数（如延时、功耗等） 。 常量参数的端口界面，为所说明的环境提供了一种静态信息通道，用于提供时间参数或总线宽度等静态信息。 规定一个实体端口的大小，或设计实体的物理特性，或结构体中的总线宽度，或设计实体中、底层中同种元件的例化数量等。 类属的语法格式： GENERIC( 常数名: 数据类型[: 设定值] {;常数名: 数据类型[: 设定值]}); 端口说明语句【P64+P303】 端口说明 端口说明是对设计实体界面的说明及对设计实体与外部电路的接口通道的说明，是设计实体和外部环境动态通信的通道。 实体说明中的每一个I/O信号被称为一个端口，一个端口就是一个数据对象。 一个实体通常有一个或多个端口，其功能对应于电路图符号的一个引脚。 端口可以被赋值，也可以当作变量用在逻辑表达式中。 端口说明语句 端口说明的一般格式 PORT( 端口名: 端口模式 数据类型; {端口名: 端口模式 数据类型}); 端口名是赋于每个外部引脚的名字。端口名通常用几个英文字母或一个英文字母加数字表示。 端口模式是指这些通道上的数据流动方式。 数据类型是指端口上流动的数据的表达格式。 端口模式 二、结构体【P65+P304】 结构体内部构造的描述层次和描述内容 结构体的特点 结构体描述设计实体的内部结构和外部设计实体端口间的逻辑关系，将具体实现一个实体。 每个实体可以有多个结构体，每个结构体对应着实体不同结构和算法实现方案，其间的各个结构体的地位是同等的，它们完整地实现了实体的行为，但同一结构体不能为不同的实体所拥有。 结构体不能单独存在，它必须有一个界面说明，即一个实体。 结构体的一般格式 ARCHITECTURE 结构体名 OF 实体名 IS [说明语句;] BEGIN 功能描述语句; END ARCHITECTURE 结构体名; ARCHITECTURE arch_name OF e_name IS [说明语句;] BEGIN 功能描述语句; END ARCHITEC