锁相频率合成器的设.docVIP

第2章　锁相频率合成器的设计 2.1 锁相频率合成器 2.1.1 锁相环路的基本组成 锁相环路是由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）组成的闭合环路，是一个相位误差控制系统。 图2.1所示为锁相环路的相位模型 由图2.1可直接得锁相环路的基本方程 　　　　　　（2－1） 式（2－1）为相位控制方程，它的物理意义是 （1）是鉴相器的输入信号与压控振荡器输出信号之间的瞬时相位差； （2）称控制相位差，它是通过鉴相器、环路滤波器逐级处理而得到的相位控制量； 相位控制方程描述了环路相位的动态平衡关系，即在任何时刻，环路的瞬时相位差和控制相位差之代数和等于输入信号以相位为参考的瞬时相位。 2.1.2 使用前置分频器的锁相频率合成器的组成 基本锁相频率合成器中，VCO输出频率直接加到可编程分频器上。各种工艺的可编程分频器都有一定的上限频率，这就限制了这种合成器的最高工作频率。解决这个问题的方法之一是在可编程分频器的前端加一个固定模数V的前置分频器，如图2.2所示。 图2.2　使用前置分频器的锁相频率合成器 ECL或CaAs的固定模数分频器可工作在1GHz以上，这就大大提高了合成器的工作频率。采用前置分频器之后，合成器的输出频率为： 　　　　　　　　　 　　　　　 （2－2） 工作频率是提高了，但输出频率只能以增量变化。为了获得与未加前置分频器时同样的分辨力，参考频率必须降为，这就是使频率转换时间延长到原来的倍，是十分不利的。 2.1.3 变模分频锁相频率合成器 在不改变频率分辨力的同时提高合成器输出频率的有效方法之一就是采用变模分频器（出称吞脉冲技术）。变模分频器的工作速度虽不如固定模数的前置分频器那么快，但比可编成分频器要快得多。图2.3为采用双模分频器的锁相频率合成器框图。 图2.3　双模分频锁相频率合成器 双模分频器有两个分频模数，当模式控制为高电平时分频模数为，当模数控制为低电平时分频模式为V。变模分频器的输出同时驱动两个可编程分频器，它们分别预置在N1和N2，并进行减法计数。在除N1和除N2分频器未计数到零时，模式控制为高电平，双模分频器输出频率为。在输出个周期之后，除N2分频器到达零，将模式控制电平变为低电平，同时通过除N2分频器前面的与门使其停止计数。此时，除N1分频器还存在有N1－N2。由于受模式控制低电平的控制，双模分频器的分频模数变为V，输出频率为。再经个周期，除N1计数器到达零，输出低电平，将两计数器重新赋以它们的预置值N1和N2，同时对鉴相器输出比相脉冲，并将模式控制信号恢复到高电平。在这一完整的周期中，输入的周期为　 （2－3） 若V=10，则 D=10 N1+ N2　　　　　　　　　　　　　　　　　 （2－4） 从上面的原理说明中可知，N1必须大于N2。例如N2从0到9变化，则N1至少为10。由此得到小分频比为Dmin=100；若N1从10变化到19，则可得到最大分频比为Dmin=199。 其他的双模分频比，例如5/6、6/7、8/9以及100/101也是常用的。若用100/101的双模分频器，那么V=100 D=100 N1＋N2　　　　　　　　　　　　　　　　　　　　 （2－5）　　　若选择N1＝0～99、N1＝100～199，则可得到D＝10000～19999 　　在这种采用变模分频器的方案中也要用可编程分频器，这时双模分频器的工作频率为合成器的工作频率。而两个可编程分频器的工作频率已降为或。合成器的分辨力仍为参考频率，这就在保持分辨力的条件下提高了合成器的工作频率。频率转换时间也未影响。 2.2　基于MC145146的锁相频率合成器的设计 　　锁相环路频率合成器的设计主要包括：确定所需环路的类型、选择适当的频率间隔、指出所希望的稳定度等。 　　构成锁相频率合成器的主要器件有集成芯片MC145146、LM358、MC1648、MC12017、电阻、电容若干以及变容二极管、振荡线圈等。 基于MC145146的锁相环频率合成器原理框图如图2.4所示。 图2.4　基于MC145146的锁相环频率合成器原理框图 2.2.1 频率合成芯片MC145146及其外接部分的设计 MC145146是MOTOROLA公司生产的大规模集成电路，他可用4BIT输入编写程序，并配有选通和地址线，其内部组成框图如图2.5所示。 　　 图2.5　MC145146的内部结构框图 　　 该芯片内含参考频率振荡器、12比特可编程序参考分频器，数字相位检测器，10比特可编程序除以N的计数器，7比特除以A的计数器，必要的为接收4