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组成 数字系统设计技术 任课教师：赵杰 授课班级：11微电子班 译码器电路VHDL设计 主要内容 译码器电路功能 VHDL程序结构 VHDL程序中实体的格式和作用 VHDL程序中结构体的格式和作用 VHDL程序中的进程语句 VHDL程序中的条件语句 实体 ENTITY ENTITY 实体名 IS PORT ( ┉ ; ┉ ; ┉ ) ; END 实体名; 结构体 ARCHITECTURE ARCHITECTURE 结构体名 OF 实体名 IS BEGIN 语句1; ┉ 语句n; END 结构体名; VHDL程序的基本概念 实体:将该模块与其他模块区分开来,并定义该模块的输入和输出端口 结构体：精确描述模块的功能,可以用行为描述,结构列表和数据图模型等方法来完成； 描述电路的完整的VHDL语言程序: 实体+结构体。 实体的定义方法和作用 实体 ENTITY 实体名 IS PORT( 端口1: IN(OUT) 数据类型; ------------------- 端口n: IN(OUT) 数据类型); END 实体名; 所设计电路输入和输出端口 实体的定义方法举例 实体定义举例: ENTITY decoder2_4 IS PORT( a0,a1: IN std_logic; y0,y1,y2,y3: OUT std_logic); END decoder2_4; 结构体定义方法 ARCHITECTURE 结构体名 of 实体名 IS BEGIN 语句1; --并发语句 语句2; --------- 语句n; END 结构体名 ; 结构体设计方法举例 行为描述或数据流方法: ARCHITECTURE dataflow of decoder2_4 IS BEGIN PROCESS(a1,a0) BEGIN IF (a1=‘0’ and a0=‘0’) THEN y0=‘1’; y1=‘0’; y2=‘0’; y3=‘0’; ELSIF(a1=‘0’ and a0=‘1’) THEN y0=‘0’; y1=‘1’; y2=‘0’; y3=‘0’; ELSIF(a1=‘1’ and a0=‘0’) THEN y0=‘0’; y1=‘0’; y2=‘1’; y3=‘0’; ELSIF(a1=‘1’ and a0=‘1’) THEN y0=‘0’; y1=‘0’; y2=‘0’; y3=‘1’; END IF; END PROCESS; END dataflow; 数据类型的定义与应用 逻辑位 std_logic 数据可为‘0’，可为‘1’ ，还可 std_logic_vector 以为‘X’和‘Z’ 它们在工业标准IEEE库中定义，使用时需要特殊说明 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL; 逻辑运算符 与 AND 或 OR 非 NOT 与非 NAND 或非 NOR 异或 XOR 非的优先级是最高的,其他运用时,最好用小括号来表示运算的先后顺序 信号带入运算符 信号带入运算符 = 符号的左边是信号量,符号的右边是信号量 或是数字常数 或是逻辑表达式 信号带入语句可以是并发语句 也可以用做为顺序语句 VHDL程序中大小写字母是不敏感的 进程语句的格式 PROCESS(敏感表) BEGIN 顺序语句1; 顺序语句2; -------------- 顺序语句n; END PROCESS; 进程语句 条件语句的格式 IF (条件1) THEN