第四章_VHDL的语言结构.ppt

VHDL 硬體描述語言數位電路設計實務 第四章 VHDL 的語言結構 4-1 VHDL 語言的結構圖 每個 entity 或多或少都會用到一個 package，例如：在 library ieee 內的 package、自已寫的 package … 等等。 引用這個 entity 一定要給輸出入 port 的部份，generic 敘述是用來產生易讀、易於維護、可以配置(configuration)、易於調整的設計方式 (Scalable Design) 程式碼寫法，讓您設計/引用這個 entity 更有彈性 (細節請看 generic 敘述) 。 每個 entity 一定會有一個 architecture 裡面寫著 concurrent 敘述以及 process 敘述，在 process 敘述頭則是可以寫的 Sequential 敘述。 4-1.1 package 的構成 library ieee; use ieee.std_logic_1164.all; library library名稱; use work.package名稱.all; ? package package名稱is constant 常數宣告 attribute 屬性宣告 type 型態宣告 sub-type 子型態宣告 component 元件宣告 fu