一种时钟恢复算法及其FPGA实现.pdfVIP

第三届全国信息与电子工程学术会议、四川省电子学会曙光分会第十四届学术年会暨院青年科协第八届学术年会论文集 42l 一种时钟恢复算法及其FPGA实现 吴铁钟洪声 (成都电子科技大学电子工程学院四川 绵阳 610054) 摘要时钟恢复(CDR)09路被广泛的应用于数据传输的各个方面。针对数字基带传输系统，对 未知频率的码元信号，本文提出一种在宽频范围内自适应的时钟恢复算法，能够从频率为2KHz到 10MHz的非归零码中恢复出时钟信号．本算法是基于数字逻辑的，特别适合在可编程逻辑器件上实 现．最后用Veril091编程并下载到FPGA，给出了仿真波形和该系统的性能参数． 关键词时钟恢复数字锁相环FPGA l引言 在数字通信系统中，位同步是首要解决的问题。其含义是：接收机和发射机的时钟必须保持同 频、同相。常用的同步方法有插入导频法和直接法【2】。插入导频法的基本原理是：在基带信号频谱 的零点／-：1／T处，插入所需的导频信号。直接法的原理是：直接从接收到的数字信号中提取出位同 步信号。直接法较导频法具有更高的传输效率，因此在实际中常常采用直接法。 直接法中一般都要用到锁相环。一种思路是：将包含位同步信息的非归零码元信号经过非线形 变换，经过滤波，再用一般的锁相环跟踪所期望的频率旧1。这种方法对对滤波器的要求比较苛刻， 而且受噪声的影响比较大，产生同步信号的范围由滤波器决定。另一种思路是直接用锁相环从非归 零码元中提取位同步信号。这种方式的难点在于鉴相器的设计，即消除在码流中缺乏时钟变化沿时， 51。 鉴相器产生的错误误差信号。有很多学者在这方面做了大量的工作h 本文的思路仍是用锁相环直接提取位同步信号，但具体的方法不同：用最简单的异或门鉴相， 用电路内部的高速数字逻辑，首先判断输入码元时钟信号频率，鉴别输入码元的时钟相位，再由数 控振荡器产生与发送端时钟同频同相的时钟信号。该方法最大的优点是，输入信号的码元时钟频率 捕获的概率为0．979122。由于这个方法是基于数字逻辑的，可用全数字电路实现，也非常适合用可 编程逻辑器件实现。 2时钟恢复算法及实现 2．1信号沿检测模块 为了便于描述，先给出系统框 I信号梧柱按懵／-—p] 频率柱捷曙F、j—习4+‘””2”2 图如图l所示。框图的左上部分是 弋夕 一个信号沿检测器。它的作用就是 频率信息寄存嚣堆 检测信号的变化，当信号变化时该 弋，≯ 同步码元输出 模块产生一个脉冲，脉冲的宽度是 刮 一薯}=令 固定的，且与本地振荡频率相关。 该模块的输出与输入信号的时序关 图1系统框图 422 一种时钟恢复算法及其FPGA实现 系图如图2所示。 该模块可以由一个普通的异或门鉴相器实现。 卧的n厂]． 假设本地时钟周期为T，则信号沿检测的误差E范 n一 围为：一T≤互sT。 2．2频率检测模块 从非归零码中恢复出位同步信号的主要挑战在 于：怎样处理好持续时钟周期码元无变化的情况。 图2鉴相器输入输出时序图 理论上，一个码元可能持续任意多个时钟周期。为 了检测出码元的时钟频率，在这里假设：在检测的这段时间内，信号中存在两个相邻的信号沿，它 们的间隔时间正好为一个时钟周期。如果把信号看作一串0，1序列，则信号中一定要包含“010” 或“101”序列。 码元中出现“010”或“101”序列的概率与码元长度是有关系的。假设信号码元的高低电平是 随机出现的，对于一个码元长度为n+1的信号段，可以推算出信号中出现“101”序列或“010”序 以证明，数列S．的递推公式为：