3数字集成电路设计第三讲题稿.pptx

数字集成电路设计 第三讲：CMOS集成电路的物理结构与制造工艺 今天的话题 集成电路里面的“工艺层级”概念 MOSFET电路的物理结构 CMOS 电路的层级与物理结构 FET 阵列设计 CMOS 集成电路的制造 3 Design Abstraction Levels n+ n+ S G D + DEVICE CIRCUIT GATE MODULE SYSTEM 0.35微米工艺、22nm工艺、16nm工艺，这些长度单位指的是什么？ 课前问题 Fabrication and Layout Slide 5 今天的课程简介 集成电路: 很多个晶体管在一个芯片上. Very Large Scale Integration (VLSI): 非常多的晶体管 Metal Oxide Semiconductor (MOS) 晶体管 快速, 低成本, 低功率的晶体管 CMOS（互补型）: n- 与p-type 的互补 今天的工作：教会每个人做一个CMOS集成电路！ 基本的CMOS逻辑门电路的物理实现 晶体管的物理设计与工艺实现 剩下的课程：如何做一个好的集成电路 今天的话题 集成电路里面的“材料层级”概念 集成电路的物理结构 1.互连线与互连线延迟 2. MOSFET的物理结构 CMOS 电路的层级与物理结构 FET 阵列设计 CMOS 集成电路的制造 不同材料层级的多层叠加 集成电路里的材料层级 物理设计: 硅集成电路可以看成是一组形成图形的材料（工艺）层级的复杂集合体。 金属 Metal(铜或者铝） 绝缘体 Insulator (二氧化硅 即石英玻璃） 半导体 Semiconductor （硅元素 ) 最简单的例子：两层 材料层分层实现！！！ Figure 3.1 Two separate material layers 三维结构与表现形式 Figure 3.2 Layers after the stacking process is completed 两根导线：顶视图与侧视图对结构的表现 侧视图显示工艺层级结构 绝缘层将两个金属层分开，形成电气差异 顶视图表示电路图形(Pattern) (a) Side view (b) Top view 三维结构与表现形式 Figure 3.3 Addition of another insulator and a second metal layer 增加一根不相连的导线 1. 覆盖一层绝缘层 2. 化学机械平坦化（英语：Chemical-Mechanical Planarization, CMP） 3. 增加金属层M2 增加一层金属层M2：顶视图不显示绝缘体，但是M1/M2不相连！ 叠放顺序不由电路设计者决定，由制造工艺决定 (a) Side view (b) Top view 今天的话题 集成电路里面的“材料层级”概念 集成电路的物理结构 1.互连线与互连线延迟 2. MOSFET的物理结构 CMOS 电路的层级与物理结构 FET 阵列设计 CMOS 集成电路的制造 从最简单的讲起：互连线的电阻与电容 从线电阻到互连线延迟 逻辑门之间通过图形（Pattern）化的金属线实现互连。互联线 （Interconnect) 不可能是理想的信号传递 受到金属材料物理性质与尺寸的直接影响 欧姆定律 线电阻Rline: 不可避免的寄生（parasitic）电气特性 希望线电阻约小越好 Figure 3.4 Symbol for a linear resistor (3.1) 从最简单的讲起：互连线的电阻与电容 线电阻Rline的大小 Figure 3.5 Geometry of a conducting line (3.2) (3.3) (3.5) (3.4) ( :conductivity 导电率) ( :resistivity 电阻率) (电阻率、线长、截面积) 薄层电阻模型 在这个公式里 哪些元素是工艺决定的？ 金属层厚度t 和导电率 当l=w (3.6) (a) Top-view geometry 薄层电阻模型 n个薄层电阻Rs Figure 3.6 Top-view geometry of a patterned line (a) Top-view geometry (b) Sheet resistance contributions 互连线电容 互连线同时也具有电容性 电容存在于任意两个被“电气”分开的导体之间 二氧化硅绝缘层分开了连接线层与半导体衬底层 回忆一下平板电容的结构 (3.13) Figure 3.8 Geometry for calculating the line capacitance Figure 3.7 Circuit symbol for a capaci