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电 子 器 件 Ch nese Journa o E ec ron Dev ces 第38卷 第6期 2015年12月 Vol?? 38 No. 6 Dec. 2015 Method of Low Power Scan Test Based on Gating* ZHU Xuefei1，ZHANG Wanrong1*，WAN Peiyuan1，WANG Chenglong1， JIN Jiawei1，SHI Yan2，MA Wei2，XUE Baohua2 （ .School of Electronic Information and Control Engineering，Beijing University of Technology，Beijing 00 24，P. R. China； 2 Beijing Traffic Management Bureau，Beijing 00034，P. R. China） Abstract：The high chip testing power consumption seriously influences the chip yield. Aimed at the problem，an approach to reduce the power consumption during scan testing is proposed. The approach was realized by integrat? ing gating scan clock method with gating logic method. The DFT design of a power line communication chip was im? plemented using the proposed approach with DFT Compiler in Synopsys EDA tool. The results showed that the ap? proach reduced the power consumption during scan testing by 37.3% effectively，without affecting the test coverage and test time. The approach has wide application value. Key words：DFT；low power；gating scan clock；gating logic EEACC：2570A doi：10.3969/j.issn.1005 9490.2015.06.022 基于门控结构的低功耗扫描测试方案* 祝雪菲 1，张万荣 1*，万培元 1，王成龙 1，靳佳伟 1，史 岩 2，马 威 2，薛宝华 2 （1.北京工业大学北京市嵌入式系统重点实验室，北京 100124；2.北京市公安局公安管理局，北京 100034） 摘 要：针对芯片测试功耗过高，严重影响芯片的良率的问题，提出了门控扫描时钟方法和门控组合逻辑方法相结合的测试 方案来降低芯片测试功耗。采用该测试方案，使用 Synopsys公司的DFT Compiler软件，完成了 款电力网载波通信芯片的可 测性设计。结果表明，该测试方案在不降低响测试覆盖率和不增加测试时间的前提下，最终将测试功耗降低了 37.3%。该测 试方案能够快速有效地降低芯片测试功耗，具有广泛的应用价值。 关键词：可测性设计；低功耗；门控扫描时钟；门控组合逻辑 中图分类号：TN492 文献标识码：A 文章编号：1005 9490(2015)06 1316 05 随着数字集成电路复杂度和集成度的不断增加， 芯片上单位面积晶体管数目急速增长，伴随而来的是 更高的测试频率以及更长的测试时间，这造成了测试 过程中更为严重的高功耗问题［1］ 测试功耗过高，是 芯片可测性设计（DFT）过程中非常棘手的难题，主要 体现在以下几个方面：首先，过高的测试功耗导致芯 片温度升高，可能会导致芯片衬底、连线的结构发生 损坏，所以需要高成本封装来增强散热能力；其次，过 高的温度会影响信号的传输，容易造成测试响应数据 的错误，甚至会导致整个测试的失败；第3，过高的测 试电流会引发严重的电迁移问题，造成了金属线的损 毁，引起芯片的失效或缩短芯片的使用寿命 第4，测 试功耗还影响着芯片的封装成本，在封装过程中为了 克服测试所带来的额外功耗，必须采用散热性好的高 成本封装［2］ 由此可见，测试功耗过高的问题给芯片 测试带来了严重的威胁，如何降低测试功耗成为可测 性设计技术中一个关键的设计考虑［3］ 在芯片可测 性设计中进行功耗优化对于改进电路可靠性和降低 封装成本等问题是至关