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思考题解答 思考题： Verilog HDL语言设计一个3线8线译码器。 要求：首先定义一个3 输入与门；然后以3 输入与门为基础设计一个3线8线译码器。 解答 步骤一 建立Quartus工程，作业中选择了与Altera公司提供的DE1开发板相对应的FPGA器件型号，如下图： 步骤二 使用Verilog HDL完成硬件设计，设计代码如下： 调试结果如下图所示： 步骤三 引脚分配情况如下图： 步骤四 RTL视图如下所示： 步骤五 构建波形文件，testbench如下图所示： 步骤六 modelsim仿真波形如下图所示： 收获与心得体会 现代电子技术的核心是EDA技术。它依靠功能强大的电子计算机，在自己的工具软件平台上，对以硬件描述语言（HDL）为系统逻辑描述手段完成设计的文件，自动地完成编辑、化简、分割、综合、优化、仿真，直至下载到可编辑逻辑器件CPDL/FPGA或者专用集成电路ASIC芯片中，实现既定的电子电路设计功能。该项技术极大地提高了电子电路设计效率，缩短了设计周期，节省了设计成本。 本次思考题运用Verilog HDL的文本输入语言和设计功能，完成Verilog HDL语言设计的3线-8线译码器设计。在实现的过程中，通过对Quartus11.0软件的运用，对相关知识有了更深的认识。相信在以后的不时练习后，我能充分的掌握该软件的使用方法和技巧。