第4章微处理器8086的总线结构和时序分解.pptVIP

* . AD15-AD0 ALE MRDC或IORC DT/R DEN 6.2.2 8086最大方式系统读总线周期时序 Addr 输出 DATA 输入 BHE S7 . Status 输出 A19/S6-A16/S3 BHE， A19-A16 S2~S0 CLK T4 T3 T2 T1 8 一个总线周期 * BHE S7 . Status 输出 Addr . 输出 DATA 输入 AD15-AD0 ALE AMWC或AIOWC DEN A19/S6-A16/S3 8086最大方式系统写总线周期时序 AMTC或IOWC BHE， A19-A16 S2~S0 CLK T4 T3 T2 T1 8 一个总线周期 * T1 第一个中断响应总线周期 第二个中断响应总线周期 T2 T3 T4 T1 T2 T3 T4 CLK ALE AD7~AD0 8086最大方式下中断响应时序 TYPE LOCK INTA * 最大方式总线请求和总线授予时序 T4或T1 CLK RQ/GT 主设备请求总线存取 CPU将总线授予主设备 主设备释放总线 * 本章结束 * 第4章：周期介绍 * 几个概念： 总线控制逻辑：微处理器级总线和系统级总线之间的逻辑接口电路，称为总线控制逻辑。它对两种总线之间的电气信号和时钟信号都做出了管理，此外还有中断优先级管理逻辑。 时钟周期：每个时钟脉冲的持续时间称为一个时钟周期。