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第三章 数值的机器运算 本章内容： 定点数加、减法运算，以及加、减电路的实现。 定点数的乘（除）运算，乘（除）电路的实现。 定点运算器的基本结构与工作原理。 浮点数加减运算以及浮点数运算器的实现。 本章重点： 定点数加、减法和乘（除）运算与实现 浮点数运算和浮点数运算器的实现 难点: 乘（除）法运算与实现。 硬件电路方面要掌握： 1）从半加器到算术逻辑部件ALU； 2）行波进位的补码加法/减法器 3）BCD码（十进制）加法器； 4）先行进位的并行加法器； 5）BCD码（十进制）加法器； 6）定点运算器的基本结构； 7）浮点运算器的基本结构。 3.1 定点数的加减运算及加减电路的实现 3.1.1 定点数的加减运算 ——运算规则 3.1.2 从半加器到算术逻辑部件ALU ——电路实现 3.1.1 定点数的加减运算 二进制的运算规则为： 0+0=0 加法规则： 0+1=1+0=1 1+1=10 ( 1为向高位的进位) 0-0=0 减法规则 0-1=1 （向高位借位1） 1-0=1 1-1=0 0×0=0 乘法规则： 0×1=1×0=0 1×1=1 补码表示法： 补码表示法使同一个电路既可以用于无符号 数相加，又可用于有符号数相加；同时利用 补码运算能使减法转为加法， 因此，目前绝大多数计算机都采用补码表示 法来进行加减运算。 1.补码的加减运算规则 设：[X]补= Xs. X1X2···Xn-1Xn [Y]补= Ys. Y1Y2···Yn-1Yn 为两个n＋1位补码表示的二进制小数. Xs、Ys为两数的符号位，在补码加减运算中同数据位一起参与运算。 [X+Y]补=[X]补+[Y]补 [X-Y]补=[X]补+[-Y]补 减法运算可以通过加法运算来实现，在运算 之前，须对[Y]补进行一次求补运算求得[-Y]补。 将减数的补码表示［Y］补变成其负数的补码 表示[-Y]补，其转换过程为：将[Y]补的各位 （包括符号位的代码）按位取反加“1”。 2.加减运算中溢出的判别 两个定点数经过加减运算后，其结果（和数 或差数）超过了定点数的表示范围，就会发 生溢出，从而导致运算结果出错，因此在加 减运算后必须判别是否发生溢出。 判断溢出的三种方法： 符号比较法 双进位法 双符号位法 分别举例说明 3.1.2 从半加器到算术逻辑部件ALU 算术逻辑部件ALU（Arithmetic Logic Unit）是运算器的核心，用来实现数据加工和处理所必需的各种整型数据和逻辑型数据的算术运算和逻辑运算功能。 算术运算包括加、减、乘、除运算，但不论那种运算都离不开加法运算，因此加法器是ALU中最基本的部件。 1.半加器：熟练掌握半加器的基本运算规则，真 值表，逻辑电路图，电路符号以及在运算过程中 的作用。 2.全加器：熟练掌握全加器的基本运算规则，真 值表，电路图，电路符号以及在运算中的作用。 思考： 真值表的另一种整理方式，得出不同的逻 辑表达式和电路图，但其逻辑功能不变。 哪种表达式用电路实现起来更简单？ 3.并行加法器： 串行进位的并行加法器 并行进位的并行加法器 前者比较简单。 串行进位的并行加法器： 若要实现n级加法器，则需要n个全加器 组成。 举例：4+7=0BH，使用4位的串行进位加 法器来实现。 演示软件DSCH，实现上述电路过程的仿 真。 一般意义上的电路实现（n位）： 上述串行进位的n位并行加法器的总延迟时间较长且与字长成正比，设一级“与门”、“或门”的延迟时间为t，每一级全加器的进位延迟时间为2t（即从Ci-1→Ci经过2个基本门电路），在n位并行加法器中从C0→Cn的总延迟时间为2nt。 为提高加法器的速度，要求减少进位延迟时间，为此引入快速进位的问题。 并行进位的并行加法器： 为了减少进位延迟时间引入了“先行进位”的概念，其特点是n级加法器各级进位信号同时形成，故又称为“并行进位”或“同时进位”。 进位表达式Ci=Xi Yi +（Xi⊕Yi）Ci-1， 可写成： 其中： Gi：进位生成函数 Pi：进位传送函数 4位先行进位电路CLA(Carry Look Ahead)。 用4个4位CLA加法器电路可构成16位单级先行进 位加法器。