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應用導向運算放大器之效能提昇(Application-Specific Elevation of OPAMP Performance) 文/圖: 王建中 國家晶片系統設計中心 前言 就多數類比電路而言，， ，；，，，，，，，，，，，。，，、、 、、、;然實際運算放大器無法臻此，，，，，，，，，，。 Voltage Gain, G ∞ 1 × 105 Output Impedance, RO 0 75 ? Input Resisntance, Rin ∞ 2 M? Offset Current, Iio 0 20 nA Offset Voltage, Vio 0 2 mV Bandwidth, BW ∞ 1 MHz Slew Rate, SR ∞ 0.7V/μs 表一 運算放大器參數值比較 圖二 運算放大器之迴路增益與頻寬 圖三 運算放大器之時域規格 茲分述實際運算放大器之非理想特性如下: 直流(DC)非理想性: 有限增益:當應用需求強調較高之運算放大器增益，。，，;此外，，，。，，。，，，。，，，。，，，，，，，，，，，。，，。。。，，，。，，，。，，。，，，，，，，，，、，；，，，。，。，，、…，，，，，。。，，，，，，，，。，、，，。，，，。，，。，，，。，，，。。，。，，，，，，，。，，，，，，。、、，，，，，，，。”Run”選單中選擇”Submit Schematic Point”功能，，，，。，，，…等等。，，，、°相位餘裕80°、…等等。optimize)或廣域性最佳化(globally optimize) 當初始參考設計之效能已接近規格目標值(10%以內)時，，，，，。，，，，，，，，。、、，，，，，，。μm CMOS製程model): (一)以電路頻寬需求度較高之應用為例，，。 圖九 摺疊疊接式運算放大器及其偏壓電路 圖十 摺疊疊接式運算放大器測試電路 (二)變數設定:基於如圖十一之初始設計，，。，，，，。，maximize)之型態，。、、、，。 圖十四 區域性最佳化(local optimization) 圖十五 低階廣域性最佳化(global optimization with low-effort level) 圖十六 中階廣域性最佳化(global optimization with recommended-effort level) 圖十七 高階廣域性最佳化(global optimization with high-effort level) (六)提高DC gain之權值比重(如圖十八所示): 圖十八 調整直流增益(DC gain)目標權值 至此，，，， 圖十九 兩級串接式運算放大器 圖二十 初始設計載入 圖二十一 目標值重設與目標型式變更 圖二十二 低階廣域性最佳化(global optimization with low-effort level) 圖二十三 中階廣域性最佳化(global optimization with recommended-effort level) 四、 結論 運算放大器存在數個設計參數，，，;此外基於適當起始點，，，，，，。，。“CMOS Analog Circuit Design”, Second Edition, Oxford University Press, Inc., 2002. [2] ”NeoCircuit User’s Guide”, Product Version 3.3, October 2005. [3] J. Yuan, N. Farhat, and J. V. Spiegel “ GBOPCAD: A Synthesis Tool for High-Performance Gain-Boosted Opamp Design”, IEEE Transactions on Circuits and Systems-I: Regular Papers , vol.52, no.8, pp. 1535-1544, Aug. 2005. Ver.1.0 1 11/29/2006