EDA技术实验教案.doc

PAGE  PAGE 23 一、课程名称： EDA技术实验 二、教材名称: 《EDA技术使用教程》，潘松等编著。 三、本课程教学目的、要求： 介绍EDA的基本知识、常用的EDA工具的使用方法和目标器件的结构原理、VHDL设计输入方法（图形和文本）、VHDL仿真、VHDL的设计优化等。 EDA技术作为重要的专业课程，其实践性强。在教学时要注重理论和实践的紧密结合，通过大量上机操作，使学生掌握VHDL的基本结构和编程思想。 实验1 原理图输入方法及8位全加器设计（4课时） 1) 实验目的： 熟悉利用MAX+plusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子电路设计的详细流程。 2) 实验报告要求： 详细叙述8位加法器的设计流程；给出各层次的原理图及其对应的仿真波形图；给出加法器的延时情况。 3) 实验步骤： 设计一个一位半加器。 步骤1：输入设计项目和存盘 步骤2：输入半加器元件： 步骤3：将项目设置为工程文件 步骤4：选择目标器件并编译 步骤5：时序仿真 步骤6：包装元件入库 选择菜单“File”→“Open”，在“Open”对话框中选择原理图编辑文件选项“Graphic Editor Files”，然后选择h_adder.gdf，重新打开半加器设计文件，然后选择如图4-5中“File”菜单的“Create Default Symbol”项，将当前文件变成了一个包装好的单一元件(Symbol)，并被放置在工程路径指定的目录中以备后用。 利用半加器组成一个一位全加器，并记录仿真结果。 利用全加器组成一个八位全加器，并记录仿真结果。 实验二 简单组合电路和时序电路设计（4课时） 一、实验目的： 熟悉Max+plusⅡ的VHDL文本设计流程全过程，学习简单组合电路和时序电路的设计和仿真方法。 二、实验内容 1：首先利用MAX+plusⅡ完成2选1多路选择器和一位全加器的文本编辑输入和仿真测试等步骤，给出仿真波形，验证本项设计的功能。 2：设计触发器(J-K)，给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。 3：先设计或门和一位半加器的VHDL描述文件，并进行仿真调试，再用元件例化的方法实现一位全???器，并仿真调试。要求记录VHDL文件内容和仿真波形结果。 4：用一位全加器设计8为全加器。要求记录VHDL文件内容和仿真波形结果。（选作） 参考程序 ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGIN d = a AND (NOT S) ;e = b AND s ;y = d OR e ; END ARCHITECTURE one ; LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2a IS PORT (a, b :IN STD_LOGIC; c : OUT STD_LOGIC ); END ENTITY or2a； ARCHITECTURE fu1 OF or2a IS BEGIN c = a OR b ; END ARCHITECTURE fu1; 半加器描述(1) LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY adder; ARCHITECTURE fh1 OF adder is BEGIN so = NOT(a XOR (NOT b)) ; co = a AND b ; END ARCHITECTURE fh1; 1位二进制全加器顶层设计描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS PORT (ain，bin，cin : IN STD_LOGIC; cout，sum : OUT STD_LOGIC ); END ENTITY f_adder; ARCHITECTURE fd1 O